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参数资料
| 型号： | MT46H128M32L2JV-54AT:A |
| 元件分类： | DRAM |
| 英文描述： | 128M X 32 DDR DRAM, 5 ns, PBGA168 |
| 封装： | 12 X 12 MM, GREEN, PLASTIC, VFBGA-168 |
| 文件页数： | 97/106页 |
| 文件大小： | 3431K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页当前第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页
Figure 51: WRITE-to-PRECHARGE – Interrupting
tDQSS (NOM)
CK
CK#
Command1
WRITE2
NOP
Address
Bank a,
Col b
Bank
(a or all)
NOP
T0
T1
T2
T3
T2n
T4
T5
T1n
T6
DQ6
DQS5
DM
tDQSS
tDQSS (MIN)
DQ6
DQS5
DM
tDQSS
tDQSS (MAX)
DQ6
DQS5
DM
tDQSS
Don’t Care
Transitioning Data
tWR4
PRE3
T4n
T3n
DIN
b
DIN
b + 1
DIN
b
DIN
b + 1
DIN
b
DIN
b + 1
Notes: 1. An interrupted burst of 8 is shown; two data elements are written.
2. A10 is LOW with the WRITE command (auto precharge is disabled).
3. PRE = PRECHARGE.
4. tWR is referenced from the first positive CK edge after the last data-in pair.
5. DQS is required at T4 and T4n to register DM.
6. DINb = data-in for column b.
2Gb: x16, x32 Mobile LPDDR SDRAM
WRITE Operation
PDF: 09005aef83a73286
2gb_ddr_mobile_sdram_t69m.pdf - Rev. M 11/10 EN
90
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PDF描述 |
|---|---|
| MT46H128M32L4CM-5AT:A | 128M X 32 DDR DRAM, 5 ns, PBGA90 |
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