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参数资料
| 型号： | MT47H128M8HQ-187ELAT:E |
| 元件分类： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封装： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件页数： | 100/133页 |
| 文件大小： | 9170K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页当前第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页
Commands
Truth Tables
The following tables provide a quick reference of available DDR2 SDRAM commands,
including CKE power-down modes and bank-to-bank commands.
Table 36: Truth Table – DDR2 Commands
Notes: 1–3 apply to the entire table
Function
CKE
CS#
RAS# CAS# WE#
BA2–
BA0 An–A11 A10
A9–A0 Notes
Previous
Cycle
Current
Cycle
LOAD MODE
H
L
BA
OP code
REFRESH
H
L
H
X
SELF REFRESH entry
H
L
H
X
SELF REFRESH exit
L
H
X
L
H
Single bank
PRECHARGE
H
L
H
L
BA
X
L
X
All banks PRECHARGE
H
L
H
L
X
H
X
Bank ACTIVATE
H
L
H
BA
Row address
WRITE
H
L
H
L
BA
Column
address
L
Column
address
WRITE with auto
precharge
H
L
H
L
BA
Column
address
H
Column
address
READ
H
L
H
L
H
BA
Column
address
L
Column
address
READ with auto
precharge
H
L
H
L
H
BA
Column
address
H
Column
address
NO OPERATION
H
X
L
H
X
Device DESELECT
H
X
H
X
Power-down entry
H
L
H
X
L
H
Power-down exit
L
H
X
L
H
Notes: 1. All DDR2 SDRAM commands are defined by states of CS#, RAS#, CAS#, WE#, and CKE at
the rising edge of the clock.
2. The state of ODT does not affect the states described in this table. The ODT function is
not available during self refresh. See ODT Timing (page 127) for details.
3.
“X” means “H or L” (but a defined logic level) for valid IDD measurements.
4. BA2 is only applicable for densities
≥1Gb.
5. An n is the most significant address bit for a given density and configuration. Some larg-
er address bits may be “Don’t Care” during column addressing, depending on density
and configuration.
1Gb: x4, x8, x16 DDR2 SDRAM
Commands
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
69
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PDF描述 |
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参数描述 |
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