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参数资料
| 型号： | MT47H128M8HQ-187ELAT:E |
| 元件分类： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封装： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件页数： | 24/133页 |
| 文件大小： | 9170K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页当前第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页
Functional Block Diagrams
The DDR2 SDRAM is a high-speed CMOS, dynamic random access memory. It is inter-
nally configured as a multibank DRAM.
Figure 3: 256 Meg x 4 Functional Block Diagram
Bank 5
Bank 6
Bank 7
Bank 4
Bank 7
Bank 4
Bank 5
Bank 6
14
Row-
address
MUX
Control
logic
Column-
address
counter/
latch
Mode
registers
11
A0–A13,
BA0–BA2
14
Address
register
17
512
(x16)
8,192
Column
decoder
Bank 0
Memory array
(16,384 x 512 x 16)
Bank 0
row-
address
latch
and
decoder
16,384
Sense amplifiers
Bank
control
logic
17
Bank 1
Bank 2
Bank 3
14
9
3
2
Refresh
counter
4
2
RCVRS
16
CK out
DATA
DQS, DQS#
CK, CK#
COL0, COL1
CK in
DRVRS
DLL
MUX
DQS
generator
4
2
Read
latch
WRITE
FIFO
and
drivers
Data
4
16
1
Mask
1
4
2
Bank 1
Bank 2
Bank 3
Input
registers
DM
DQ0–DQ3
RAS#
CAS#
CK
CS#
WE#
CK#
Command
decode
CKE
ODT
I/O gating
DM mask logic
DQS, DQS#
Vdd Q
R1
R2
sw1 sw2
Vss Q
sw1 sw2
ODT control
sw3
R3
sw3
R1
R2
sw1 sw2
R3
sw3
R1
R2
sw1 sw2
R3
sw3
1Gb: x4, x8, x16 DDR2 SDRAM
Functional Block Diagrams
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
12
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PDF描述 |
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参数描述 |
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