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参数资料
| 型号： | MT47H128M8HQ-187ELAT:E |
| 元件分类： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封装： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件页数： | 20/133页 |
| 文件大小： | 9170K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页当前第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页
Figure 68: Self Refresh
CK1
CK#
Command
NOP
REF
Address
CKE1
Valid
DQ
DM
DQS#, DQS
NOP4
tRP8
tCH
tCL
tCK1
tXSNR2, 5, 10
tISXR2
Enter self refresh
mode (synchronous)
Exit self refresh
mode (asynchronous)
T0
T1
Ta2
Ta1
Don’t Care
Ta0
Tc0
Tb0
tXSRD2, 7
Valid5
NOP4
tCKE (MIN)9
T2
ODT6
tAOFD/tAOFPD6
Td0
Valid7
Valid5
Indicates a break in
time scale
tIH
tCKE3
Notes: 1. Clock must be stable and meeting tCK specifications at least 1 × tCK after entering self
refresh mode and at least 1 × tCK prior to exiting self refresh mode.
2. Self refresh exit is asynchronous; however, tXSNR and tXSRD timing starts at the first ris-
ing clock edge where CKE HIGH satisfies tISXR.
3. CKE must stay HIGH until tXSRD is met; however, if self refresh is being re-entered, CKE
may go back LOW after tXSNR is satisfied.
4. NOP or DESELECT commands are required prior to exiting self refresh until state Tc0,
which allows any nonREAD command.
5. tXSNR is required before any nonREAD command can be applied.
6. ODT must be disabled and RTT off (tAOFD and tAOFPD have been satisfied) prior to enter-
ing self refresh at state T1.
7. tXSRD (200 cycles of CK) is required before a READ command can be applied at state Td0.
8. Device must be in the all banks idle state prior to entering self refresh mode.
9. After self refresh has been entered, tCKE (MIN) must be satisfied prior to exiting self
refresh.
10. Upon exiting SELF REFRESH, ODT must remain LOW until tXSRD is satisfied.
1Gb: x4, x8, x16 DDR2 SDRAM
SELF REFRESH
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
116
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PDF描述 |
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参数描述 |
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