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参数资料
| 型号： | MT47H128M8HQ-187ELAT:E |
| 元件分类： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封装： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件页数： | 9/133页 |
| 文件大小： | 9170K |
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Figure 58: Consecutive WRITE-to-WRITE
CK
CK#
Command
WRITE
NOP
WRITE
NOP
Address
Bank,
Col b
NOP
Bank,
Col n
T0
T1
T2
T3
T2n
T4
T5
T4n
T6
T5n
T3n
T1n
DQ
DQS, DQS#
DM
DI
n
DI
b
Don’t Care
Transitioning Data
WL ± tDQSS
tDQSS (NOM)
WL = 2
tCCD
WL = 2
1
Notes: 1. Subsequent rising DQS signals must align to the clock within tDQSS.
2. DI b, etc. = data-in for column b, etc.
3. Three subsequent elements of data-in are applied in the programmed order following
DI b.
4. Three subsequent elements of data-in are applied in the programmed order following
DI n.
5. Shown with BL = 4, AL = 0, CL = 3; thus, WL = 2.
6. Each WRITE command may be to any bank.
Figure 59: Nonconsecutive WRITE-to-WRITE
CK
CK#
Command
WRITE
NOP
Address
Bank,
Col b
WRITE
Bank,
Col n
T0
T1
T2
T3
T2n
T4
T5
T4n
T3n
T5n
T6
T6n
DQ
DQS, DQS#
DM
DI
n
DI
b
tDQSS (NOM)
WL ± tDQSS
Don’t Care
Transitioning Data
WL = 2
1
Notes: 1. Subsequent rising DQS signals must align to the clock within tDQSS.
2. DI b (or n), etc. = data-in for column b (or column n).
3. Three subsequent elements of data-in are applied in the programmed order following
DI b.
4. Three subsequent elements of data-in are applied in the programmed order following
DI n.
5. Shown with BL = 4, AL = 0, CL = 3; thus, WL = 2.
6. Each WRITE command may be to any bank.
1Gb: x4, x8, x16 DDR2 SDRAM
WRITE
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
106
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PDF描述 |
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