参数资料
型号: 865GV
厂商: Intel Corp.
英文描述: Intel 865G/865GV Graphics and Memory Controller Hub
中文描述: 英特尔865G/865GV图形和内存控制器中枢
文件页数: 123/249页
文件大小: 3540K
代理商: 865GV
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124
Intel
82865G/82865GV GMCH Datasheet
Register Description
3.8.18
PMBASE3—Prefetchable Memory Base Address Register
(Device 3)
Address Offset:
Default Value:
Access:
Size:
24
25h
FFF0h
R/W, RO
16 bits
This register controls the processor-to-CSA prefetchable memory accesses routing based on the
following formula:
PREFETCHABLE_MEMORY_BASE
address
PREFETCHABLE_MEMORY_LIMIT
The upper 12 bits of the register are read/write and correspond to the upper 12 address bits
A[31:20] of the 32-bit address. The bottom four bits of this register are read only and return 0s
when read. This register must be initialized by the configuration software. For the purpose of
address decode, address bits A[19:0] are assumed to be 0. Thus, the bottom of the defined memory
address range will be aligned to a 1-MB boundary.
3.8.19
PMLIMIT3—Prefetchable Memory Limit Address Register
(Device 3)
Address Offset:
Default Value:
Access:
Size:
26
27h
0000h
R/W, RO
16 bits
This register controls the processor to CSA prefetchable memory accesses routing based on the
following formula:
PREFETCHABLE_MEMORY_BASE
address
PREFETCHABLE_MEMORY_LIMIT
The upper 12 bits of the register are read/write and correspond to the upper 12 address bits
A[31:20] of the 32-bit address. The bottom 4 bits of this register are read only and return 0s when
read. This register must be initialized by the configuration software. For the purpose of address
decode, address bits A[19:0] are assumed to be FFFFFh. Thus, the top of the defined memory
address range will be at the top of a 1-MB aligned memory block. Note that prefetchable memory
range is supported to allow segregation by the configuration software between the memory ranges
that must be defined as UC and the ones that can be designated as a USWC (i.e., prefetchable) from
the processor perspective.
Bit
Description
15:4
Prefetchable Memory Address Base (PMBASE)—R/W.
This field corresponds to A[31:20] of the
lower limit of the address range passed by bridge Device 3 across CSA.
3:0
Reserved.
Bit
Description
15:4
Prefetchable Memory Address Limit (PMLIMIT)—R/W.
This field corresponds to A[31:20] of the
upper limit of the address range passed by bridge Device 3 across CSA.
3:0
Reserved.
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