参数资料
型号: 865GV
厂商: Intel Corp.
英文描述: Intel 865G/865GV Graphics and Memory Controller Hub
中文描述: 英特尔865G/865GV图形和内存控制器中枢
文件页数: 37/249页
文件大小: 3540K
代理商: 865GV
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Intel
82865G/82865GV GMCH Datasheet
Signal Description
DVOBC_CLKINT
I
AGP
DVOBC Pixel Clock Input/Interrupt:
This signal may be selected as the
reference input to the dot clock PLL (DPLL) for the multiplexed DVOs. This pin
may also be programmed to be an interrupt input for either of the multiplexed
DVOs.
DVOB_FLDSTL
I
AGP
TV Field and Flat Panel Stall Signal:
This input can be programmed to be
either a TV Field input from the TV encoder or Stall input from the flat panel.
When used as a Field input, it synchronizes the overlay field with the TV
encoder field when the overlay is displaying an interleaved source. When
used as the Stall input, it indicates that the pixel pipeline should stall one
horizontal line. The polarity is programmable for both modes and the input
may be disabled completely.
DVOC_CLK;
DVOC_CLK#
O
AGP
DVOC Clock Output:
These pins provide a differential pair reference clock
that can run up to 165 MHz. Care should be taken to be sure that DVOC_CLK
is connected to the primary clock receiver of the DVO device.
DVOC_D[11:0]
O
AGP
DVOC Data:
This data bus is used to drive 12-bit pixel data on each edge of
DVOC_CLK(#). This provides 24-bits of data per clock.
DVOC_HSYNC
O
AGP
Horizontal Sync:
HSYNC signal for the DVOC interface. The active polarity
of the signal is programmable.
DVOC_VSYNC
O
AGP
Vertical Sync:
VSYNC signal for the DVOC interface. The active polarity of
the signal is programmable.
DVOC_BLANK#
O
AGP
Flicker Blank or Border Period Indication:
DVOC_BLANK# is a
programmable output pin driven by the GMCH. When programmed as a blank
period indication, this pin indicates active pixels excluding the border. When
programmed as a border period indication, this pin indicates active pixel
including the border pixels.
DVOBC_INTR#
I
AGP
DVOBC Interrupt:
This pin may be used as an interrupt input for either of the
multiplexed DVOs.
DVOC_FLDSTL
I
AGP
TV Field and Flat Panel Stall Signal:
This input can be programmed to be
either a TV Field input from the TV encoder or Stall input from the flat panel.
When used as a Field input, it synchronizes the overlay field with the TV
encoder field when the overlay is displaying an interleaved source. When
used as the Stall input, it indicates that the pixel pipeline should stall one
horizontal line. The polarity is programmable for both modes and the input
may be disabled completely.
MI2C_CLK
I/O AGP
MI2C_CLK:
The specific function is I2C_CLK for a multiplexed digital display.
This signal is tri-stated during a hard reset.
MI2C_DATA
I/O
AGP
MI2C_DATA:
The specific function is I2C_DATA for a multiplexed digital
display. This signal is tri-stated during a hard reset.
MDVI_CLK
I/O
AGP
MDVI_CLK:
The specific function is DVI_CLK (DDC) for a multiplexed digital
display connector. This signal is tri-stated during a hard reset.
MDVI_DATA
I/O
AGP
MDVI_DATA:
The specific function is DVI_DATA (DDC) for a multiplexed
digital display connector. This signal is tri-stated during a hard reset.
MDDC_CLK
I/O
AGP
MDDC_CLK:
This signal may be used as the DDC_CLK for a secondary
multiplexed digital display connector. This signal is tri-stated during a hard
reset.
MDDC_DATA
I/O
AGP
MDDC_DATA:
This signal may be used as the DDC_Data for a secondary
multiplexed digital display connector. This signal is tri-stated during a hard
reset.
ADDID[7:0]
I/O
AGP
ADD Card ID:
These signals will be strapped on the ADD card for SW
identification purposes. These signals may need pull-up or pull-down resistors
in a DVO down scenario.
Signal Name
Type
Description
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