参数资料
| 型号： | AD9557BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 65/92页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK TRANSLATOR 40LFCSP |
| 产品变化通告： | Minor Mask Change 11/Apr/2012 |
| 标准包装： | 1 |
| 类型： | 时钟/频率转换器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，HSTL，LVDS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 1.25GHz |
| 电源电压： | 1.71 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 40-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 40-LFCSP-VQ（6x6） |
| 包装： | 托盘 |
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AD9557
Data Sheet
Rev. B | Page 68 of 92
IRQ MASK (REGISTER 0x020A TO REGISTER 0x020F)
The IRQ mask register bits form a one-to-one correspondence with the bits of the IRQ monitor register (0x0D02 to 0x0D09). When set to
Logic 1, the IRQ mask bits enable the corresponding IRQ monitor bits to indicate an IRQ event. The default for all IRQ mask bits is Logic 0,
which prevents the IRQ monitor from detecting any internal interrupts.
Table 48. IRQ Mask for SYSCLK
Address
Bits
Bit Name
Description
0x020A
[7:6]
Reserved
5
SYSCLK unlocked
Enables IRQ for indicating a SYSCLK PLL state transition from locked to unlocked
4
SYSCLK locked
Enables IRQ for indicating a SYSCLK PLL state transition from unlocked to locked
3
APLL unlocked
Enables IRQ for indicating a APLL state transition from locked to unlocked
2
APLL locked
Enables IRQ for indicating a APLL state transition from unlocked to locked
1
APLL cal complete
Enables IRQ for indicating that APLL (LCVCO) calibration has completed
0
APLL cal started
Enables IRQ for indicating that APLL (LCVCO) calibration has begun
Table 49. IRQ Mask for Distribution Sync, Watchdog Timer, and EEPROM
Address
Bits
Bit Name
Description
0x020B
[7:5]
Reserved
4
Pin program end
Enables IRQ for indicating successful completion of an pin program ROM load
3
Sync distribution
Enables IRQ for indicating a distribution sync event
2
Watchdog timer
Enables IRQ for indicating expiration of the watchdog timer
1
EEPROM fault
Enables IRQ for indicating a fault during an EEPROM load or save operation
0
EEPROM complete
Enables IRQ for indicating successful completion of an EEPROM load or save operation
Table 50. IRQ Mask for the Digital PLL
Address
Bits
Bit Name
Description
0x020C
7
Switching
Enables IRQ for indicating that the DPLL is switching to a new reference
6
Closed
Enables IRQ for indicating that the DPLL has entered closed-loop operation
5
Freerun
Enables IRQ for indicating that the DPLL has entered free run mode
4
Holdover
Enables IRQ for indicating that the DPLL has entered holdover mode
3
Frequency unlocked
Enables IRQ for indicating that the DPLL lost frequency lock
2
Frequency locked
Enables IRQ for indicating that the DPLL has acquired frequency lock
1
Phase unlocked
Enables IRQ for indicating that the DPLL lost phase lock
0
Phase locked
Enables IRQ for indicating that the DPLL has acquired phase lock
Table 51. IRQ Mask for History Update, Frequency Limit and Phase Slew Limit
Address
Bits
Bit Name
Description
0x020D
[7:5]
Reserved
4
History updated
Enables IRQ for indicating the occurrence of a tuning word history update
3
Frequency unclamped
Enables IRQ for indicating a frequency limit state transition from clamped to unclamped
2
Frequency clamped
Enables IRQ for indicating a state transition of the frequency limiter from unclamped to clamped
1
Phase slew unlimited
Enables IRQ for indicating a state transition of the phase slew limiter from slew limiting to
not slew limiting
0
Phase slew limited
Enables IRQ for indicating a state transition of the phase slew limiter from not slew limiting
to slew limiting
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PDF描述 |
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参数描述 |
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