参数资料
| 型号： | AD9557BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 71/92页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK TRANSLATOR 40LFCSP |
| 产品变化通告： | Minor Mask Change 11/Apr/2012 |
| 标准包装： | 1 |
| 类型： | 时钟/频率转换器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，HSTL，LVDS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 1.25GHz |
| 电源电压： | 1.71 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 40-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 40-LFCSP-VQ（6x6） |
| 包装： | 托盘 |
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Data Sheet
AD9557
Rev. B | Page 73 of 92
Address
Bits
Bit Name
Description
[2:0]
Pole 1 Cp1
Cp1 (pF)
Bit 2
Bit 1
Bit 0
0
20
80
100
20
40
100
120 (default)
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0x0404
[7:1]
Reserved
Default: 0x00
0
Bypass internal Rzero
0 (default) = uses the internal Rzero resistor.
1 = bypasses the internal Rzero resistor (makes Rzero = 0 and requires the use of a series
external zero resistor).
0x0405
[7:4]
Reserved
Default: 0x2
3
APLL locked controlled
sync disable
0 (default) = the clock distribution sync function is not enabled until the output PLL (APLL) is
calibrated and locked. After APLL calibration and lock, the output clock distribution sync
is armed, and the sync function for the clock outputs is under the control of Register 0x0500.
1 = overrides the lock detector state of the output PLL; allows Register 0x0500 to control
the output sync function, regardless of the APLL lock status.
[2:1]
Reserved
Default: 00b
0
Manual APLL
VCO calibration
1 = initiates VCO calibration. (Calibration occurs on low-to-high transition).
0 (default) = does nothing. This is not an autoclearing bit.
1
Note that the default APLL loop BW is 180 KHz.
Table 65. Reserved
Address
Bits
Bit Name
Description
0x0406
[7:0]
Reserved
Default: 0x00
Table 66. RF Divider Setting
Address
Bits
Bit Name
Description
0x0407
[7:4]
RF Divider 2 division
0000/0001 = 3
0010 = 4
0011 = 5
0100 = 6 (default)
0101 = 7
0110 = 8
0111 = 9
1000 = 10
1001 = 11
[3:0]
RF Divider 1 division
0000/0001 = 3
0010 = 4
0011 = 5
0100 = 6 (default)
0101 = 7
0110 = 8
0111 = 9
1000 = 10
1001 = 11
0x0408
[7:5]
Reserved
Reserved.
4
RF divider start-up mode
0 (default) = RF dividers are held in power-down until the APLL feedback divider is detected.
This ensures proper RF divider operation, exiting full power-down.
1 = RF dividers are not held in power-down until the APLL feedback divider is detected.
[3:2]
Reserved
Reserved.
1
PD RF Divider 2
0 = enables RF Divider 2.
1 (default) = powers down RF Divider 2.
0
PD RF Divider 1
0 (default) = enables RF Divider 1.
1 = powers down RF Divider 1.
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