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参数资料
| 型号： | ADUC7033BSTZ-88-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 10/140页 |
| 文件大小： | 0K |
| 描述： | IC BATT SENSOR PREC 48LQFP |
| 标准包装： | 2,000 |
| 功能： | 电池监控器 |
| 电源电压： | 3.5 V ~ 18 V |
| 工作温度： | -40°C ~ 115°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-LQFP（7x7） |
| 包装： | 带卷 (TR) |
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ADuC7033
TIMING SPECIFICATIONS
SPI Timing Specifications
Table 2. SPI Master Mode Timing (PHASE Mode = 1)
Parameter
Description
Min
Typ
Max
Unit
t SL
t SH
t DAV
t DSU
t DHD
t DF
t DR
t SR
t SF
SCLK low pulse width 1
SCLK high pulse width 1
Data output valid after SCLK edge 2
Data input setup time before SCLK edge
Data input hold time after SCLK edge 2
Data output fall time
Data output rise time
SCLK rise time
SCLK fall time
0
3 × t UCLK
(SPIDIV + 1) × t HCLK
(SPIDIV + 1) × t HCLK
3.5
3.5
3.5
3.5
(2 × t UCLK ) + (2 × t HCLK )
ns
ns
ns
ns
ns
ns
ns
ns
ns
1
2
t HCLK depends on the clock divider (CD) bits in POWCON MMR. t HCLK = t UCLK /2 CD .
t UCLK = 48.8 ns and corresponds to the 20.48 MHz internal clock from the PLL before the clock divider.
SCLK
(POLARITY = 0)
t SH
t SL
SCLK
(POLARITY = 1)
t SR
t SF
t DAV
t DF
t DR
MOSI
MISO
MSB
MSB IN
t DSU
t DHD
BITS [6:1]
BITS [6:1]
LSB
LSB IN
Figure 2. SPI Master Mode Timing (PHASE Mode = 1)
Rev. B | Page 10 of 140
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