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参数资料
| 型号： | DK-DEV-3CLS200N |
| 厂商： | Altera |
| 文件页数： | 20/34页 |
| 文件大小： | 0K |
| 描述： | KIT DEV CYCLONE III LS EP3CLS200 |
| 产品培训模块： | Cyclone® III FPGA Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 1 |
| 系列： | Cyclone® III |
| 类型： | FPGA |
| 适用于相关产品： | EP3CLS200 |
| 所含物品： | 板 |
| 产品目录页面： | 606 (CN2011-ZH PDF) |
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| 其它名称： | 544-2601 |
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1–20
Chapter 1: Cyclone III Device Datasheet
Switching Characteristics
Table 1–28. Cyclone III Devices Mini-LVDS Transmitter Timing Specifications (1) ,
(2)
(Part 2 of 2)
C6
C7, I7
C8, A7
Symbol
Modes
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
Output jitter
(peak to
—
—
—
500
—
—
500
—
—
550
ps
peak)
t RISE
t FALL
20 – 80%,
C LOAD = 5 pF
20 – 80%,
C LOAD = 5 pF
—
—
500
500
—
—
—
—
500
500
—
—
—
—
500
500
—
—
ps
ps
t LOCK
—
—
—
1
—
—
1
—
—
1
ms
(1) Applicable for true and emulated mini-LVDS transmitter.
(2) True mini-LVDS transmitter is only supported at the output pin of Row I/O (Banks 1, 2, 5, and 6). Emulated mini-LVDS transmitter is supported
at the output pin of all I/O banks.
(3) t LOCK is the time required for the PLL to lock from the end of device configuration.
July 2012 Altera Corporation
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