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参数资料
| 型号： | DK-DEV-3CLS200N |
| 厂商： | Altera |
| 文件页数： | 8/34页 |
| 文件大小： | 0K |
| 描述： | KIT DEV CYCLONE III LS EP3CLS200 |
| 产品培训模块： | Cyclone® III FPGA Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 1 |
| 系列： | Cyclone® III |
| 类型： | FPGA |
| 适用于相关产品： | EP3CLS200 |
| 所含物品： | 板 |
| 产品目录页面： | 606 (CN2011-ZH PDF) |
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| 其它名称： | 544-2601 |
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1–8
Chapter 1: Cyclone III Device Datasheet
Electrical Characteristics
from 25°C at 3.0 V to 85°C at 3.15 V:
Example 1–1.
? R V = (3.15 – 3) × 1000 × –0.026 = –3.83
? R T = (85 – 25) × 0.262 = 15.72
Because ? R V is negative,
MF V = 1 / (3.83/100 + 1) = 0.963
Because ? R T is positive,
MF T = 15.72/100 + 1 = 1.157
MF = 0.963 × 1.157 = 1.114
R final = 50 × 1.114 = 55.71 ?
Pin Capacitance
Table 1–9. Cyclone III Devices Pin Capacitance
Symbol
C IOTB
C IOLR
C LVDSLR
C VREFLR
Parameter
Input capacitance on top/bottom I/O pins
Input capacitance on left/right I/O pins
Input capacitance on left/right I/O pins with dedicated
LVDS output
Input capacitance on left/right dual-purpose VREF pin
when used as V REF or user I/O pin
Typical –
QFP
7
7
8
21
Typical –
FBGA
6
5
7
21
Unit
pF
pF
pF
pF
C VREFTB
C CLKTB
C CLKLR
Input capacitance on top/bottom dual-purpose VREF pin
when used as V REF or user I/O pin
Input capacitance on top/bottom dedicated clock input
pins
Input capacitance on left/right dedicated clock input pins
23
7
6
23
6
5
pF
pF
pF
(1) When VREF pin is used as regular input or output, a reduced performance of toggle rate and t CO is expected due to
higher pin capacitance.
(2) C VREFTB for EP3C25 is 30 pF.
July 2012 Altera Corporation
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参数描述 |
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