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参数资料
| 型号： | DK-DEV-3CLS200N |
| 厂商： | Altera |
| 文件页数： | 21/34页 |
| 文件大小： | 0K |
| 描述： | KIT DEV CYCLONE III LS EP3CLS200 |
| 产品培训模块： | Cyclone® III FPGA Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 1 |
| 系列： | Cyclone® III |
| 类型： | FPGA |
| 适用于相关产品： | EP3CLS200 |
| 所含物品： | 板 |
| 产品目录页面： | 606 (CN2011-ZH PDF) |
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| 其它名称： | 544-2601 |
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Chapter 1: Cyclone III Device Datasheet
Switching Characteristics
Table 1–29. Cyclone III Devices True LVDS Transmitter Timing Specifications (1)
1–21
C6
C7, I7
C8, A7
Symbol
Modes
Unit
Min
Max
Min
Max
Min
Max
×10
×8
5
5
420
420
5
5
370
370
5
5
320
320
MHz
MHz
f HSCLK (input
clock frequency)
HSIODR
t DUTY
TCCS
Output jitter
(peak to peak)
×7
×4
×2
×1
×10
×8
×7
×4
×2
×1
—
—
—
5
5
5
5
100
80
70
40
20
10
45
—
—
420
420
420
420
840
840
840
840
840
420
55
200
500
5
5
5
5
100
80
70
40
20
10
45
—
—
370
370
370
402.5
740
740
740
740
740
402.5
55
200
500
5
5
5
5
100
80
70
40
20
10
45
—
—
320
320
320
402.5
640
640
640
640
640
402.5
55
200
550
MHz
MHz
MHz
MHz
Mbps
Mbps
Mbps
Mbps
Mbps
Mbps
%
ps
ps
t LOCK
—
—
1
—
1
—
1
ms
(1) True LVDS transmitter is only supported at the output pin of Row I/O (Banks 1, 2, 5, and 6).
(2) t LOCK is the time required for the PLL to lock from the end of device configuration.
Table 1–30. Cyclone III Devices Emulated LVDS Transmitter Timing Specifications (1) (Part 1 of 2)
C6
C7, I7
C8, A7
Symbol
Modes
Unit
Min
Max
Min
Max
Min
Max
×10
×8
5
5
320
320
5
5
320
320
5
5
275
275
MHz
MHz
f HSCLK (input
clock frequency)
HSIODR
t DUTY
TCCS
×7
×4
×2
×1
×10
×8
×7
×4
×2
×1
—
—
5
5
5
5
100
80
70
40
20
10
45
—
320
320
320
402.5
640
640
640
640
640
402.5
55
200
5
5
5
5
100
80
70
40
20
10
45
—
320
320
320
402.5
640
640
640
640
640
402.5
55
200
5
5
5
5
100
80
70
40
20
10
45
—
275
275
275
402.5
550
550
550
550
550
402.5
55
200
MHz
MHz
MHz
MHz
Mbps
Mbps
Mbps
Mbps
Mbps
Mbps
%
ps
July 2012
Altera Corporation
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