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参数资料
| 型号： | DK-DEV-3CLS200N |
| 厂商： | Altera |
| 文件页数： | 24/34页 |
| 文件大小： | 0K |
| 描述： | KIT DEV CYCLONE III LS EP3CLS200 |
| 产品培训模块： | Cyclone® III FPGA Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 1 |
| 系列： | Cyclone® III |
| 类型： | FPGA |
| 适用于相关产品： | EP3CLS200 |
| 所含物品： | 板 |
| 产品目录页面： | 606 (CN2011-ZH PDF) |
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| 其它名称： | 544-2601 |
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1–24
Chapter 1: Cyclone III Device Datasheet
Switching Characteristics
Table 1–33. Cyclone III Devices Transmitter Channel-to-Channel Skew (TCCS) – Write Side (1)
(Part 2 of 2)
Memory
Standard
I/O Standard
Column I/Os (ps)
Lead Lag
Row I/Os (ps)
Lead Lag
Wraparound Mode (ps)
Lead Lag
DDR2 SDRAM
DDR SDRAM
QDRII SRAM
SSTL-18 Class I
SSTL-18 Class II
SSTL-2 Class I
SSTL-2 Class II
1.8 V HSTL Class I
1.8 V HSTL Class II
915
1025
880
1010
910
1010
410
545
340
380
450
570
915
1025
880
1010
910
1010
410
545
340
380
450
570
1015
1125
980
1110
1010
1110
510
645
440
480
550
670
C8
DDR2 SDRAM
DDR SDRAM
QDRII SRAM
SSTL-18 Class I
SSTL-18 Class II
SSTL-2 Class I
SSTL-2 Class II
1.8 V HSTL Class I
1.8 V HSTL Class II
1040
1180
1010
1160
1040
1190
440
600
360
410
490
630
1040
1180
1010
1160
1040
1190
440
600
360
410
490
630
1140
1280
1110
1260
1140
1290
540
700
460
510
590
730
I7
DDR2 SDRAM
DDR SDRAM
QDRII SRAM
SSTL-18 Class I
SSTL-18 Class II
SSTL-2 Class I
SSTL-2 Class II
1.8 V HSTL Class I
1.8 V HSTL Class II
961
1076
924
1061
956
1061
431
572
357
399
473
599
961
1076
924
1061
956
1061
431
572
357
399
473
599
1061
1176
1024
1161
1056
1161
531
672
457
499
573
699
A7
DDR2 SDRAM
DDR SDRAM
QDRII SRAM
SSTL-18 Class I
SSTL-18 Class II
SSTL-2 Class I
SSTL-2 Class II
1.8 V HSTL Class I
1.8 V HSTL Class II
1092
1239
1061
1218
1092
1250
462
630
378
431
515
662
1092
1239
1061
1218
1092
1250
462
630
378
431
515
662
1192
1339
1161
1318
1192
1350
562
730
478
531
615
762
(1) Column I/O banks refer to top and bottom I/Os. Row I/O banks refer to right and left I/Os. Wraparound mode refers to the combination of column
and row I/Os.
(2) For DDR2 SDRAM write timing performance on Columns I/O for C8 and A7 devices, 97.5 degree phase offset is required.
(Part 1 of 2)
Parameter
Clock period jitter
Cycle-to-cycle period jitter
Symbol
t JIT(per)
t JIT(cc)
Min
-125
-200
Max
125
200
Unit
ps
ps
July 2012 Altera Corporation
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PDF描述 |
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参数描述 |
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