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参数资料
| 型号： | DS34T108GN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 174/366页 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 484HSBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 30 |
| 类型： | TDM（分时复用） |
| 应用： | 数据传输 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 484-BGA 裸露焊盘 |
| 供应商设备封装： | 484-HSBGA（23x23） |
| 包装： | 托盘 |
| 产品目录页面： | 1429 (CN2011-ZH PDF) |
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
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It is cleared when written with a 1. When RSA1 is set it can cause an interrupt request if the RSA1 interrupt enable
bit is set in the RIM2 register.
Bit 2: Receive Signaling All Zeros Event (RSA0). This latched status bit is set to 1 when, over a full MF, timeslot
16 contains all zeros. It is cleared when written with a 1. When RSA0 is set it can cause an interrupt request if the
RSA0 interrupt enable bit is set in the RIM2 register.
Bit 1: Receive CRC-4 Multiframe Event (RCMF). This latched status bit is set to 1 on CRC-4 multiframe
boundaries. It continues to be set every 2 ms on an arbitrary boundary if CRC-4 is disabled. It is cleared when
written with a 1. When RCMF is set it can cause an interrupt request if the RCMF interrupt enable bit is set in the
RIM2 register.
Bit 0: Receive Align Frame Event (RAF). This latched status bit is set to 1 approximately every 250
s to alert the
CPU that Si and Sa bits are available in the RAF and RNAF registers. It is cleared when written with a 1. When
RAF is set it can cause an interrupt request if the RAF interrupt enable bit is set in the RIM2 register.
Register Name:
RLS3-T1
Register Description:
Receive Latched Status Register 3 (T1 Mode)
Register Address:
base address + 0x248
Bit #
7
6
5
4
3
2
1
0
Name
LORCC
LSPC
LDNC
LUPC
LORCD
LSPD
LDND
LUPD
Default
0
Note: This register has an alternate definition for E1 mode. See RLS3-E1.
Bit 7: Loss of Receive Clock Condition Clear (LORCC). This latched status bit is set to 1 when RRTS3-
T1.LORC changes state from high to low. LORCC is cleared when written with a 1. When LORCC is set it can
cause an interrupt request if the LORCC interrupt enable bit is set in the RIM3-T1 register.
Bit 6: Spare Code Detected Condition Clear (LSPC). This latched status bit is set to 1 when RRTS3-T1.LSP
changes state from high to low. LSPC is cleared when written with a 1. When LSPC is set it can cause an interrupt
request if the LSPC interrupt enable bit is set in the RIM3-T1 register. See Section 10.11.14.2.
Bit 5: Loop Down Code Detected Condition Clear (LDNC). This latched status bit is set to 1 when RRTS3-
T1.LDN changes state from high to low. LDNC is cleared when written with a 1. When LDNC is set it can cause an
interrupt request if the LDNC interrupt enable bit is set in the RIM3-T1 register. See Section 10.11.14.2.
Bit 4: Loop Up Code Detected Condition Clear (LUPC). This latched status bit is set to 1 when RRTS3-T1.LUP
changes state from high to low. LUPC is cleared when written with a 1. When LUPC is set it can cause an interrupt
request if the LUPC interrupt enable bit is set in the RIM3-T1 register. See Section 10.11.14.2.
Bit 3: Loss of Receive Clock Condition Detect (LORCD). This latched status bit is set to 1 when RRTS3-
T1.LORC changes state from low to high. LORCD is cleared when written with a 1. When LORCD is set it can
cause an interrupt request if the LORCD interrupt enable bit is set in the RIM3-T1 register.
Bit 2: Spare Code Detected Condition Detect (LSPD). This latched status bit is set to 1 when RRTS3-T1.LSP
changes state from low to high. LSPD is cleared when written with a 1. When LSPD is set it can cause an interrupt
request if the LSPD interrupt enable bit is set in the RIM3-T1 register. See Section 10.11.14.2.
Bit 1: Loop Down Code Detected Condition Detect (LDND). This latched status bit is set to 1 when RRTS3-
T1.LDN changes state from low to high. LDND is cleared when written with a 1. When LDND is set it can cause an
interrupt request if the LDND interrupt enable bit is set in the RIM3-T1 register. See Section 10.11.14.2.
Bit 0: Loop Up Code Detected Condition Detect (LUPD). This latched status bit is set to 1 when RRTS3-T1.LUP
changes state from low to high. LUPD is cleared when written with a 1. When LUPD is set it can cause an interrupt
request if the LUPD interrupt enable bit is set in the RIM3-T1 register. See Section 10.11.14.2.
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PDF描述 |
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| MIC2211-GJYML TR | IC REG LDO 1.8V/2.5V 10-MLF |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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