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参数资料
| 型号： | DS34T108GN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 47/366页 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 484HSBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 30 |
| 类型： | TDM（分时复用） |
| 应用： | 数据传输 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 484-BGA 裸露焊盘 |
| 供应商设备封装： | 484-HSBGA（23x23） |
| 包装： | 托盘 |
| 产品目录页面： | 1429 (CN2011-ZH PDF) |
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
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10.13.3.6 Loss-of-Signal Detection
In T1 mode, LOS is declared when no pulses are detected (i.e., when the signal level is 3dB below the Rx
sensitivity level set by LRISMR.RSMS[1:0]) in a window of 192 consecutive pulse intervals. When LOS occurs, the
receiver sets the real-time LOS status bit in LRSR and the latched LOS status bit in LLSR. LLSR.LOS in turn can
cause and interrupt request if enabled by LSIMR.LOS. LOS is cleared when 24 or more pulses are detected
(amplitude greater than Rx sensitivity threshold) in a 192-bit period (pulse density above 12.5%) and there are no
occurrences of 100 or more consecutive zeroes during that period. This algorithm meets the requirements of ANSI
T1.231. For example, if Rx sensitivity is set at 18dB below nominal (LRISMR.RSMS[1:0], the LOS set threshold is
24dB below nominal, and the LOS clear threshold is 22dB below nominal.
In E1 and 2048kHz modes, if LTRCR:LCS=0 the receiver is configured for ITU G.775 LOS detection. When
configured in this manner, LOS is declared when no pulses are detected (i.e., when the signal level is 3dB below
the Rx sensitivity level set by LRISMR.RSMS[1:0]) in a window of 255 consecutive pulse intervals. When LOS
occurs, the receiver sets the real-time LOS status bit in LRSR and the latched LOS status bit in LLSR. LLSR.LOS
in turn can cause and interrupt request if enabled by LSIMR.LOS. LOS is cleared when at least 32 pulses are
detected (amplitude greater than Rx sensitivity threshold) in a window of 255 consecutive pulse intervals.
In E1 and 2048kHz modes, if LTRCR:LCS=1 the receiver is configured for ETSI 300 233 LOS detection. When
configured in this manner, LOS is declared when no pulses are detected (i.e., when the signal level is 3dB below
the Rx sensitivity level set by LRISMR.RSMS[1:0]) in a window of 2048 consecutive pulse intervals. When LOS
occurs, the receiver sets the real-time LOS status bit in LRSR and the latched LOS status bit in LLSR. LLSR.LOS
in turn can cause and interrupt request if enabled by LSIMR.LOS. LOS is cleared when at least one pulse is
detected (amplitude greater than Rx sensitivity threshold) in a window of 255 consecutive pulse intervals.
10.13.3.7 Receiver Power-Down
The LIU receiver can be powered down to reduce power consumption by setting LMCR.RPDE=1. When the
receiver is powered down, all digital outputs from the receiver are held low, and RTIP and RRING become high
impedance.
10.13.4 Jitter Attenuator
The LIU block contains a jitter attenuator (JA) that can be inserted into the transmit path, inserted into the Rx path
or disabled as specified by LTRCR.JAPS[1:0]. The depth of the jitter attenuator’s buffer can be set to 16, 32, 64 or
128 bits using the LTRCR.JADS[1:0] field. Larger buffer depths are used in applications where high-amplitude
phase noise is expected. Smaller buffer depths are used in delay sensitive applications. The jitter attenuator’s jitter
transfer is shown in Figure 10-74. In E1 mode, the JA’s corner frequency is approximately 0.6Hz. In T1/J1 mode, it
is approximately 3.75Hz. The JA is compliant with the specification listed in Table 3-1.
The jitter attenuator does it’s job by writing data into a FIFO (the jitter buffer) using the jittered clock and reading
data out of the FIFO using a low-noise clock. The read clock comes from a PLL inside the jitter attenuator. This
PLL seeks to produce a read-clock frequency that is exactly the same as the long-term-average frequency of the
write clock. It does this by looking at FIFO fill level. If the current fill level of the FIFO is less than half full, then FIFO
reads must be happening more frequently than FIFO writes and therefore the PLL decreases the read clock
frequency. Likewise, if the current fill level of the FIFO is more than half full, then FIFO reads must be happening
less frequently than FIFO writes and therefore the PLL increases the read clock frequency. FIFO overflows and
underflows (which both result in data errors) are reported in real-time status bits LRSR.JAO and JAU and latched
status bit LLSR.JALTS.
The jitter attenuator makes use of a clock derived from the E1CLK or T1CLK signal from the CLAD1 block. The
clock from which CLAD1 makes E1CLK and T1CLK (either the CLK_HIGH pin or the MCLK pin, see section 10.4)
must have very low jitter since jitter on this clock source is passed through to the output of the jitter attenuator. This
clock must also have a frequency accuracy better than ±50ppm for E1 applications and ±32ppm for T1/J1
interfaces.
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| MIC2211-GJYML TR | IC REG LDO 1.8V/2.5V 10-MLF |
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相关代理商/技术参数 |
参数描述 |
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| DS3500N+T&R | 制造商:Maxim Integrated Products 功能描述:- Tape and Reel |
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