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参数资料
| 型号： | DS34T108GN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 21/366页 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 484HSBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 30 |
| 类型： | TDM（分时复用） |
| 应用： | 数据传输 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 484-BGA 裸露焊盘 |
| 供应商设备封装： | 484-HSBGA（23x23） |
| 包装： | 托盘 |
| 产品目录页面： | 1429 (CN2011-ZH PDF) |
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
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10.11.3.1.2 Hardware Signaling
In the hardware signaling method, signaling data is provided to the transmit formatter using the TSIG input. The
signaling information on TSIG is buffered and inserted into the outgoing framed T1 or E1 signal. In both T1 and E1
modes, signaling data can be sourced from TSIG on a per-channel basis by using the THSCS registers. Note that
in E1 mode the THSCS control bits are ignored unless TCR1-E1.T16S=0.
The signaling insertion capabilities of the transmit formatter are available whether the transmit side elastic store is
enabled or disabled. If the elastic store is enabled, the system TDM interface clock (TSYSCLK) can be either
1.544MHz or 2.048MHz. See Figure 10-33 to Figure 10-35 for functional timing of TSIG.
10.11.3.2 Receive Signaling Operation
There are two methods for the receive framer to present received signaling data to the system: software (i.e.
through the RS registers) and hardware (i.e. on the framer’s RSIG output). Both methods may be used
simultaneously. The methods are described in the subsections below.
10.11.3.2.1 Software Signaling
In the software signaling method, the framer extracts signaling information from the receive data stream and copies
it into the receive signaling registers (RS1 through RS16) where it can be read by the CPU. The signaling
information in these registers is always updated on multiframe boundaries. The CPU can watch for the setting of
the RLS4.RMF latched status bit on multiframe boundaries to know when to read the signaling information. This
function is always enabled.
10.11.3.2.2 Change Of State Indication
To free the CPU from the task of continually monitoring the receive signaling registers, the framer can be
programmed to alert the system when any channel(s) have a change of signaling state. When a channel’s signaling
data changes state, the latched status bit for that channel is set to 1 in the RSS registers. If the corresponding bit in
the RSCSE registers is set, then the setting of an RSS register bit causes RLS4.RSCOS to also be set. RSCOS
can cause an interrupt request if enabled by the corresponding interrupt enable bit in RIM4. Note that signaling
If signaling integration is enabled (RSIGC.RSIE=1) then any new signaling state must be constant for 3
consecutive multiframes before a change of state is indicated in the RSS registers. The signaling integration mode
affects all channels in the T1 or E1 signal; it cannot be enabled/disabled on a per-channel basis.
With the functionality described above, the CPU can poll RLS4.RSCOS or respond to an interrupt request driven by
RSCOS. When RSCOS is found to be high, software can identity which channels have undergone a signaling
change of state by reading the RSS registers. Software can then read the corresponding RS1 through RS16
registers to get the new signaling state(s).
10.11.3.2.3 Hardware-Based Receive Signaling
In the hardware signaling method, the framer provides signaling data in two places: on the dedicated RSIG output
and at the normal position in the receive data stream on the RSER output. A signaling buffer in the framer provides
signaling data to RSIG and additionally allows signaling data to be reinserted into the original data stream in a
different alignment that is determined by a multiframe signal from the RSYNC input. In this mode, the receive
elastic store may be enabled or disabled. If the receive elastic store is enabled, then the system TDM interface
clock (RSYSCLK) can be either 1.544MHz or 2.048MHz. In the ESF framing mode, the ABCD signaling bits are
output on RSIG in the RCLK cycles when the lower nibble of each channel is output on RSER. The RSIG data is
updated once a multiframe (3ms for T1 ESF, 1.5ms for T1 SF, 2ms for E1 CAS) unless a signaling freeze is in
effect (see section 10.11.3.2.6). In the SF framing mode, the AB signaling bits are output twice on RSIG in the in
the RCLK cycles when the lower nibble of each channel is output on RSER. Hence, bits 5 and 6 contain the same
data as bits 7 and 8, respectively, in each channel. These function are always enabled.
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PDF描述 |
|---|---|
| DS34T104GN+ | IC TDM OVER PACKET 484TEBGA |
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| MIC2211-GJYML TR | IC REG LDO 1.8V/2.5V 10-MLF |
| MIC2211-SGYML TR | IC REG LDO 3.3V/1.8V 10-MLF |
相关代理商/技术参数 |
参数描述 |
|---|---|
| DS34T108GN+ | 功能描述:以太网 IC Octal TDM Over Packet Chip RoHS:否 制造商:Micrel 产品:Ethernet Switches 收发器数量:2 数据速率:10 Mb/s, 100 Mb/s 电源电压-最大:1.25 V, 3.45 V 电源电压-最小:1.15 V, 3.15 V 最大工作温度:+ 85 C 封装 / 箱体:QFN-64 封装:Tray |
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