- 您现在的位置：买卖IC网 > PDF目录4591 > DS34T108GN+ (Maxim Integrated Products)IC TDM OVER PACKET 484HSBGA PDF资料下载
参数资料
| 型号： | DS34T108GN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 329/366页 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 484HSBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 30 |
| 类型： | TDM（分时复用） |
| 应用： | 数据传输 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 484-BGA 裸露焊盘 |
| 供应商设备封装： | 484-HSBGA（23x23） |
| 包装： | 托盘 |
| 产品目录页面： | 1429 (CN2011-ZH PDF) |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页第293页第294页第295页第296页第297页第298页第299页第300页第301页第302页第303页第304页第305页第306页第307页第308页第309页第310页第311页第312页第313页第314页第315页第316页第317页第318页第319页第320页第321页第322页第323页第324页第325页第326页第327页第328页当前第329页第330页第331页第332页第333页第334页第335页第336页第337页第338页第339页第340页第341页第342页第343页第344页第345页第346页第347页第348页第349页第350页第351页第352页第353页第354页第355页第356页第357页第358页第359页第360页第361页第362页第363页第364页第365页第366页
____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
65 of 366
10.6.3 Clock Recovery
The TDM-over-Packet block’s innovative clock recovery process is divided into two successive phases. In the
acquisition phase, rapid frequency lock is attained. In the tracking phase, frequency lock is sustained and phase is
also tracked. During the tracking phase, jitter is attenuated to comply with the relevant telecom standards even for
packet-switched networks with relatively large packet delay variation. Packet loss immunity is also significantly
improved.
During the acquisition phase, a direct estimation of the frequency discrepancy between the far-end and near-end
service clocks continuously drives an internal frequency synthesis device through a band-limited control loop. As a
result, frequency acquisition is achieved rapidly (typically less than 10 seconds). The clock recovery capture range
is
90 ppm around the nominal service clock for any supported clock rate.
Once the frequency-monitoring unit has detected a steady frequency lock, the system switches to its tracking
phase. During the tracking phase the fill level of the received-packet jitter buffer drives the internal frequency
synthesizer through a similar band-limited control loop.
While in the tracking phase, two tasks are performed. First, the far-end service clock frequency is slowly and
accurately tracked, while compelling the regenerated near-end service clock to have jitter and wander levels that
conform to ITU-T G.823/G.824 requirements, even for networks that introduce high packet delay variation and
packet loss. This performance can be attained due to a very efficient jitter attenuation mechanism, combined with a
high resolution internal digital PLL (=0.4 ppb). Second, the received-packet jitter buffer is maintained at its fill
level, regardless of the initial frequency discrepancy between the clocks. As a result, the latency added by the
mechanism is minimized, while immunity against overflow/underflow events (caused by extreme packet delay
variation events) is substantially enhanced.
The TDM-over-Packet block supports two clock recovery modes: common clock (differential) mode and adaptive
mode.
The common clock mode is used for applications where the TDMoP gateways at both ends of the PSN path have
access to the same high-quality reference clock. This mode makes use of RTP differential mode time-stamps and
therefore the RTP header must be present in TDMoP packets when this mode is used. The common reference
clock is provided to the chip on the CLK_CMN input pin. The device is configured for common clock mode when
Clock_recovery_en=1 in
General_cfg_reg0 and RTP_timestamp_generation_mode=1 in General_cfg_reg1.
The adaptive clock mode is based solely on packet inter-arrival time and therefore can be used for applications
where a common reference clock is not available to both TDMoP gateways. This mode does not make use of time-
stamps and therefore the RTP header is not needed in the TDMoP packets when this mode is used. The device is
configured
for
adaptive
clock
mode
when
in
1
General_cfg_reg0
and
RTP_timestamp_generation_mode=0 in General_cfg_reg1.
In adaptive mode, for low-speed interfaces (up to 4.6 MHz), an on-chip digital PLL, clocked by a 38.88MHz clock
derived from the CLK_HIGH pin, synthesizes the recovered clock frequency. The frequency stability characteristics
of the CLK_HIGH signal depend on the wander requirements of the recovered TDM clock. For applications where
the recovered TDM clock must comply with G.823/G.824 requirements for traffic interfaces, typically a TCXO can
be use as the source for the CLK_HIGH signal. For applications where the recovered clock must comply with
G.823/G.824 requirements for synchronization interfaces, the CLK_HIGH signal typically must come from an
OCXO.
In addition to performing clock recovery for up to eight low-speed (typically E1/T1) signals, the device can also be
configured in a high-speed mode in which it supports one E3, T3 or STS-1 signal in and out of port 1. In high-speed
mode, the on-chip digital PLL synthesizes the recovered clock frequency divided by 10 (for STS-1) or 12 (for E3 or
T3). This clock is available on the TDM1_ACLK output pin and can be multiplied by an external PLL to get the
recovered clock of the high-speed signal (see section 15.3). High-speed mode is enabled when High_speed=1 in
2
For applications where the chip is used only for clock recovery purposes (i.e. data is not forwarded through the
chip) the external SDRAM is not needed.
相关PDF资料 |
PDF描述 |
|---|---|
| DS34T104GN+ | IC TDM OVER PACKET 484TEBGA |
| DS34T101GN+ | IC TDM OVER PACKET 484TEBGA |
| MIC2211-GOYML TR | IC REG LDO 1.8V/2.9V 10-MLF |
| MIC2211-GJYML TR | IC REG LDO 1.8V/2.5V 10-MLF |
| MIC2211-SGYML TR | IC REG LDO 3.3V/1.8V 10-MLF |
相关代理商/技术参数 |
参数描述 |
|---|---|
| DS34T108GN+ | 功能描述:以太网 IC Octal TDM Over Packet Chip RoHS:否 制造商:Micrel 产品:Ethernet Switches 收发器数量:2 数据速率:10 Mb/s, 100 Mb/s 电源电压-最大:1.25 V, 3.45 V 电源电压-最小:1.15 V, 3.15 V 最大工作温度:+ 85 C 封装 / 箱体:QFN-64 封装:Tray |
| DS35 | 制造商:LUMILEDS 制造商全称:LUMILEDS 功能描述:power light source Luxeon Dental |
| DS3500N+ | 制造商:Maxim Integrated Products 功能描述:- Rail/Tube |
| DS3500N+T&R | 制造商:Maxim Integrated Products 功能描述:- Tape and Reel |
| DS3501 | 制造商:MAXIM 制造商全称:Maxim Integrated Products 功能描述:High-Voltage, NV, I2C POT with Temp Sensor and Lookup Table |
发布紧急采购，3分钟左右您将得到回复。