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参数资料
| 型号： | IBM21P100BGB |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, HEAT SINK, PLASTIC, BGA-304 |
| 文件页数： | 120/140页 |
| 文件大小： | 2032K |
| 代理商： | IBM21P100BGB |
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IBM21P100BGB
IBM 133 PCI-X Bridge R1.1
Configuration Registers
Page 72 of 131
ppb11_pcix_regs.fm.03
July 9, 2001
5.2.5.14 Opaque Memory Limit Register
The Opaque Memory Limit register specifies upper address bits 31:20 of the opaque memory address range.
It is used in conjunction with the Opaque Memory Base register, the Opaque Memory Base Upper 32 Bits
register, and the Opaque Memory Limit Upper 32 Bits register to specify a range of 64-bit addresses that are
used exclusively on the secondary bus. These memory addresses will not be accepted by the bridge on the
primary or the secondary buses. This address range is enabled by bit 0 of the Opaque Memory Enable
register. Bits 19:0 of the limit address are assumed to be x‘F FFFF’. This register also specifies that the
bridge supports 64-bit opaque memory addressing.
5.2.5.15 Opaque Memory Base Upper 32 Bits Register
The Opaque Memory Base Upper 32 Bits register specifies bits 63:32 of the base address of the opaque
memory address range. It is used in conjunction with the Opaque Memory Base register, the Opaque
Memory Limit register, and the Opaque Memory Limit Upper 32 Bits register to specify a range of 64-bit
addresses that are used exclusively on the secondary bus. These memory addresses will not be accepted by
the bridge on the primary or the secondary buses. This address range is enabled by bit 0 of the Opaque
Memory Enable register.
Address Offset
x‘76’
Access
See individual fields
Reset Value
x‘FFF1’
Opaque Memory Limit Address
64-bit
addressing
15 14 13 12 11 10
9
876543210
Bit(s)
Access
Field Name and Description
15:4
RW
Opaque Memory Limit Address
Address bits 31:20 of the limit address for the opaque memory address range. Memory operations in this range
are not accepted by the bridge on either the primary or secondary interfaces.
3:0
RO
Set to b‘0001’ to indicate support of 64-bit addressing.
Address Offset
x‘78’
Access
Read/Write
Reset Value
x‘FFFF FFFF’
Opaque Memory Base Upper 32 Bits
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Access
Field Name and Description
31:0
RW
Opaque Memory Base Upper 32 Bits
Address bits 63:32 of the base address for the opaque memory address range. Memory operations in this
range are not accepted by the bridge on either the primary or secondary interfaces.
相关PDF资料 |
PDF描述 |
|---|---|
| IBM21P100BGC | PCI BUS CONTROLLER, PBGA304 |
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| IBM25405GP-3BA200C2 | RISC PROCESSOR, PBGA456 |
| IBM25EMPPC603EFG-100 | 32-BIT, 100 MHz, RISC PROCESSOR, PQFP240 |
| IBM25EMPPC603EBG-100 | 32-BIT, 100 MHz, RISC PROCESSOR, CBGA255 |
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