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参数资料
| 型号： | IBM21P100BGB |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, HEAT SINK, PLASTIC, BGA-304 |
| 文件页数： | 123/140页 |
| 文件大小： | 2032K |
| 代理商： | IBM21P100BGB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页当前第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页
IBM21P100BGB
IBM 133 PCI-X Bridge R1.1
ppb11_pcix_regs.fm.03
July 9, 2001
Configuration Registers
Page 75 of 131
5.2.5.19 PCI-X Secondary Status Register
The PCI-X Secondary Status register reports status information about the secondary interface.
Address Offset
x‘82’
Access
See individual bit descriptions. Reads to this register behave normally. Writes are
slightly different in that bits can be reset, but not set. A bit is reset whenever the
register is written, and the data in the corresponding bit location is a ‘1’.
Reset Value
x‘0003’
Re
s
e
rv
ed
S
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y
Cloc
k
F
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p
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a
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133
M
H
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64-
bi
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D
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15 14 13 12 11 10
9
876543210
Bit(s)
Access
Field Name and Description
15:9
RO
Reserved.
8:6
RO
Secondary Clock Frequency
This register enables configuration software to determine to what mode and (in PCI-X mode) what frequency
the bridge set the secondary bus the last time secondary RST# was asserted. This is the same information
the bridge used to create the PCI-X initialization pattern on the secondary bus the last time secondary RST#
was asserted.
Value
Max Clock Frequency (MHz) Minimum Clock Period (ns)
000
conventional mode
N/A
001
66
15
010
100
10
011
133
7.5
100
reserved reserved
101
reserved reserved
110
reserved reserved
111
reserved reserved
5RW
Split Request Delayed
This bit is set any time the bridge has a request to forward a transaction to the secondary bus, but cannot
because there is not enough room within the limit specified in the Split Transaction Commitment Limit field in
the Downstream Split Transaction Control register. It is used by algorithms that optimize the setting of the
downstream Split Transaction Commitment Limit register.
0
bridge has not delayed a Split Request.
1
bridge has delayed a Split Request.
相关PDF资料 |
PDF描述 |
|---|---|
| IBM21P100BGC | PCI BUS CONTROLLER, PBGA304 |
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