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参数资料
| 型号： | IBM21P100BGC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件页数： | 100/144页 |
| 文件大小： | 5197K |
| 代理商： | IBM21P100BGC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页当前第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页
IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
ppb20_pcix_regs.fm.01
October 15, 2001
Configuration Registers
Page 59 of 144
5.2.4.24 Prefetchable Base Upper 32 Bits Register
This register specifies the base of the prefetchable memory address range bits 63:32 and is used in conjunc-
tion with the prefetchable memory base register, the prefetchable memory limit register, and the prefetchable
limit upper 32 bits register to specify a range of 64-bit addresses supported for prefetchable memory transac-
tions on the PCI bus. Address bits 19:0 are assumed to be x‘0 0000’ for the base address.
5.2.4.25 Prefetchable Limit Upper 32 Bits Register
This register specifies the upper address of the prefetchable memory address range bits 63:32 and is used in
conjunction with the prefetchable memory base register, the prefetchable memory limit register, and the
prefetchable base upper 32 bits register to specify a range of 64-bit addresses supported for prefetchable
memory transactions on the PCI bus. Address bits 19:0 are assumed to be x‘FFFFF’ for the limit address.
Address Offset
x‘28’
Access
See individual fields
Reset Value
x‘0000 0000’
Prefetchable Base Upper 32 Bits
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Access
FieldNameand Description
31:0
RW
Address bits 63:32 of the base address for the address range of prefetchable memory operations that are
passed from the primary to the secondary PCI bus.
Address Offset
x‘2C’
Access
See individual fields
Reset Value
x‘0000 0000’
Prefetchable Limit Upper 32 Bits
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Access
Field Name and Description
31:0
RW
Address bits 63:32 of the limit address for the address range of prefetchable memory operations that are
passed from the primary to the secondary PCI bus.
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