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参数资料
| 型号： | IBM21P100BGC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件页数： | 73/144页 |
| 文件大小： | 5197K |
| 代理商： | IBM21P100BGC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页当前第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页
IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
Transaction Ordering
Page 34 of 144
ppb20_ordering.fm.01
October 15, 2001
Table 4-1. IBM 133 PCI-X Bridge R2.0 Ordering Rules in PCI-X Mode
Bus Operation
Can Row Pass Column?
Memory Write
Split Read Request
Split Write Request
Split Read
Completion
Split Write
Completion
Memory Write
no
yes
Split Read Request
no
yes
Split Write Request
no
yes
no
yes
Split Read
Completion
a) no
b) yes1
yes
a) yes
b) no2
yes
Split Write
Completion
no
yes
no
1. If the relaxed ordering bit is set in PCI-X-to-PCI-X mode or the enable relaxed ordering bit in the primary and/or secondary data
buffering control register in any other mode, Read completions can pass memory writes. See the bit descriptions in
Buffering Control Register on page 65 and Secondary Data Buffering Control Register on page 67 for details.
2. Split read completions with the same sequence ID must remain in address order.
Table 4-2. IBM 133 PCI-X Bridge R2.0 Ordering Rules in PCI Mode
Bus Operation
Can Row Pass Column?
Posted Memory
Write
Delayed Read
Request
Delayed Write
Request
Delayed Read
Completion
Delayed Write
Completion
Posted Memory
Write
no
yes
Delayed Read
Request
no
yes
Delayed Write
Request
no
yes
no
yes
Delayed Read
Completion
a) no
b) yes1
yes
Delayed Write
Completion
no
yes
no
1. If the relaxed ordering bit is set in PCI-X-to-PCI-X mode or the enable relaxed ordering bit in the primary and/or secondary data
buffering control register in any other mode, read completions can pass memory writes. See the bit description for details.
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PDF描述 |
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