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参数资料
| 型号： | IBM21P100BGC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件页数： | 105/144页 |
| 文件大小： | 5197K |
| 代理商： | IBM21P100BGC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页当前第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页
IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
ppb20_pcix_regs.fm.01
October 15, 2001
Configuration Registers
Page 63 of 144
5.2.4.32 Bridge Control Register
This register provides extensions to the command register that are specific to a bridge. The bridge control
register provides many of the same controls for the secondary interface that are provided by the command
register for the primary interface. Some bits affect the operation of both bridge interfaces.
Address Offset
x‘3E’
Access
See individual bit fields. Reads and writes to this register behave normally for all
bits except bit 10. Writes to bit 10 are slightly different as this bit can be reset, but
not set. The bit is reset whenever the register is written, and the data in the corre-
sponding bit location is a ‘1’.
Reset Value
x‘0000’
Re
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15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Access
Field Name and Description
15:12
RO
Reserved
11
RW
Discard Timer SERR# Enable
0
Do not assert SERR# on the primary interface as a result of the expiration of either the Primary Dis-
card Timer or Secondary Discard Timer.
1
Assert SERR# on the primary interface as a result of the expiration of either the Primary Discard Timer
or Secondary Discard Timer.
This bit is ignored by a bridge in the PCI-X mode.
10
RW
Discard Timer Status
0
No discard timer error.
1
Discard timer error.
This bit is never set for an interface that is in the PCI-X mode.
9
RW
Secondary Discard Timer
0
Secondary Discard Timer counts 215 PCI clock cycles.
1
Secondary Discard Timer counts 2
10 PCI clock cycles.
Ignored by the bridge if the secondary interface is in the PCI-X mode.
8
RW
Primary Discard Timer
0
Primary Discard Timer counts 215 PCI clock cycles.
1
Primary Discard Timer counts 210 PCI clock cycles.
Ignored by the bridge if the primary interface is in the PCI-X mode.
7
RO
Fast Back-to-Back Enable
0
Bridge does not generate fast back-to-back transactions.
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