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参数资料
| 型号： | IBM21P100BGC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件页数： | 94/144页 |
| 文件大小： | 5197K |
| 代理商： | IBM21P100BGC |
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IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
ppb20_pcix_regs.fm.01
October 15, 2001
Configuration Registers
Page 53 of 144
5.2.4.16 Secondary Latency Timer Register
This register specifies, in PCI bus clock units, the value of the secondary latency timer for this device as a bus
master. Bus masters that can burst for more than two data phases must implement this register as Read/
Write.
5.2.4.17 I/O Base Register
The I/O Base register specifies the base of the I/O address range bits 15:12 and is used in conjunction with
the I/O limit register and I/O base upper 16 bits and I/O limit upper 16 bits registers to specify a range of 32-
bit addresses supported for I/O transactions on the PCI bus. Address bits 11:0 are assumed to be x‘000’ for
the base address. This register also specifies that the bridge supports 32-bit I/O addressing.
Address Offset
x‘1B’
Access
See individual fields
Reset Value
x'00' in the PCI mode, x'40' in the PCI-X mode
Secondary Latency Timer
7
6
5
4
3
2
1
0
Bit(s)
Access
FieldNameand Description
7:3
RW
Read/Write to set granularity in 8-cycle increments.
2:0
RO
Forced to b‘000’ to force 8-cycle increments for the latency timer.
Address Offset
x‘1C’
Access
See individual fields
Reset Value
x‘X1’
I/O Base
Address
32-Bit
Addressing
7
6
5
4
3
2
1
0
Bit(s)
Access
Field Name and Description
7:4
RW
I/O Base Address
Address bits 15:12 of the base address for the address range of I/O operations that are passed from the primary
to the secondary PCI bus.
3:0
RO
Set to b‘0001’ to indicate that 32-bit I/O addressing is supported.
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