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参数资料
| 型号： | IBM21P100BGC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件页数： | 7/144页 |
| 文件大小： | 5197K |
| 代理商： | IBM21P100BGC |
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IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
Clocking and Reset
Page 104 of 144
ppb20_clock_reset.fm.01
October 15, 2001
the two functions. By the time the 100
s timer expires, the bus capability will have been determined and the
appropriate initialization pattern can be driven on the secondary interface. The S_RST# signal is then
de-asserted a minimum of ten secondary bus cycles later.
When the secondary bus is operating in the PCI-X mode, an internal PLL is used to source the clock tree for
the secondary clock domain inside the bridge. The appropriate range and tuning bits for the PLL are set once
the initialization pattern is known, and an internal PLL reset signal is deactivated to allow the PLL to begin
locking to the S_CLK input frequency. The PLL requires an allowance of 100
s to accomplish this frequency
lock. An internal reset is held on the logic in the secondary clock domain until this time period has elapsed.
While the internal reset is active, the bridge will not respond to any secondary bus transactions. When the
secondary bus is operating in the PCI mode, the internal PLL for the secondary interface is not used. In this
case, the internal PLL reset remains activated, keeping the PLL in the bypass mode, and the internal logic
reset is held for only five additional secondary clock cycles.
Figure 6-2. De-assertion of S_RST#
Table 6-2. Delay Times for De-assertion of S_RST#
PCI
PCI-X (66 MHz)
PCI-X (100 MHz)
PCI-X (133 MHz)
Tpirstdly
7 P_cycles
6678 P_cycles
100
s- 133 s
13350 P_cycles
133
s- 200 s
13350 P_cycles
100
s - 133 s
Txcap
6675 P_cycles
100
s- 133 s
13347 P_cycles
133
s- 200 s
13347 P_cycles
100
s - 133 s
Tsrstdly
11 S + 7 P_cycles
Tsirstdly
16 S_cycles
6687 S_cycles
100
s- 133 s
13359 S_cycles
133
s- 200 s
13359 S_cycles
100
s - 133 s
P_CLK
S_AD[31::00]..
P_RST#
S_CLK
p_internal_rst#
24
5
6
7
13
P_Cycle
s_internal_rst#
Tpirstdly
S_PCIXCAP_PU
S_STOP#:S_TRDY#
Txcap
S_RST#
S_DEVSEL#:
Tsirstdly
00
1XX
Tsrstdly
S_REQ64#
S_CLK_STABLE
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