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参数资料
| 型号： | IBM21P100BGC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件页数： | 125/144页 |
| 文件大小： | 5197K |
| 代理商： | IBM21P100BGC |
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IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
ppb20_pcix_regs.fm.01
October 15, 2001
Configuration Registers
Page 81 of 144
5.2.5.14 Opaque Memory Limit Register
This register specifies upper address bits 31:20 of the opaque memory address range. It is used in conjunc-
tion with the opaque memory base register, the opaque memory base upper 32 bits register, and the opaque
memory limit upper 32 bits register to specify a range of 64-bit addresses that are used exclusively on the
secondary bus. These memory addresses will not be accepted by the bridge on the primary or the secondary
buses. This address range is enabled by bit 0 of the opaque memory enable register. Bits 19:0 of the limit
address are assumed to be x‘FFFFF’. This register also specifies that the bridge supports 64-bit opaque
memory addressing.
5.2.5.15 Opaque Memory Base Upper 32 Bits Register
This register specifies bits 63:32 of the base address of the opaque memory address range. It is used in
conjunction with the opaque memory base register, the opaque memory limit register, and the opaque
memory limit upper 32 bits register to specify a range of 64-bit addresses that are used exclusively on the
secondary bus. These memory addresses will not be accepted by the bridge on the primary or the secondary
buses. This address range is enabled by bit 0 of the opaque memory enable register.
Address Offset
x‘76’
Access
See individual fields
Reset Value
x‘FFF1’
Opaque Memory Limit Address
64-bit
addressing
15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Access
FieldNameand Description
15:4
RW
Opaque Memory Limit Address
Address bits 31:20 of the limit address for the opaque memory address range. Memory operations in this range
are not accepted by the bridge on either the primary or secondary interfaces.
3:0
RO
Set to b‘0001’ to indicate support of 64-bit addressing.
Address Offset
x‘78’
Access
Read/Write
Reset Value
x‘FFFF FFFF’
Opaque Memory Base Upper 32 Bits
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Access
Field Name and Description
31:0
RW
Opaque Memory Base Upper 32 Bits
Address bits 63:32 of the base address for the opaque memory address range. Memory operations in this
range are not accepted by the bridge on either the primary or secondary interfaces.
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