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参数资料
| 型号： | IBM21P100BGC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件页数： | 107/144页 |
| 文件大小： | 5197K |
| 代理商： | IBM21P100BGC |
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IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
ppb20_pcix_regs.fm.01
October 15, 2001
Configuration Registers
Page 65 of 144
5.2.5 Device-Specific Configuration Space Registers
The following sections describe the individual registers of the device-specific configuration space region.
5.2.5.1 Primary Data Buffering Control Register
This register provides controls for memory read transactions that are initiated on the primary interface.
Address Offset
x‘40’
Access
See individual bit fields.
Reset Value
x‘0020’
Re
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Reserved
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9
8
7
6
5
4
3
2
1
0
Bit(s)
Access
Field Name and Description
15
RO
Reserved
14:12
RW
Maximum Memory Read Byte Count
These bits set the maximum byte count used by the bridge when generating read requests on the secondary
bus in response to a memory read operation initiated on the primary bus (when the primary bus is in the PCI
mode). Device drivers must not modify these bits without considering the impact on the rest of the system.
These bits only have an effect if the prefetch mode bits for the PCI read command in use (bits (9:8), (7:6), or
(5:4) below) are set to “full prefetch”. The most recent value of this register is used each time the bridge makes
a new read request. The bits have the following meaning:
000
Default to 512 bytes.
001
128 bytes.
010
256 bytes.
011
512 bytes.
100
1024 bytes.
101
2048 bytes.
110
4096 bytes.
111
Default to 512 bytes.
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