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参数资料
| 型号： | IBM21P100BGC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件页数： | 96/144页 |
| 文件大小： | 5197K |
| 代理商： | IBM21P100BGC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页当前第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页
IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
ppb20_pcix_regs.fm.01
October 15, 2001
Configuration Registers
Page 55 of 144
5.2.4.19 Secondary Status Register
This register is similar in function and bit definition to the Status register. However, its bits reflect status condi-
tions of the secondary interface.
Address Offset
x‘1E’
Access
See individual bit fields. Writes are slightly different in that bits can be reset, but
not set. A bit is reset whenever the register is written, and the data in the corre-
sponding bit location is a ‘1’.
Reset Value
x‘02A0’ in the PCI mode, x‘0220’ in the PCI-X mode
De
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c
te
d
Pa
ri
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6
MH
z
C
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ab
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Reserved
15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Access
Field Name and Description
15
RW
Detected Parity Error Status
0
Device did not detect a parity error.
1
Device detected a parity error.
14
RW
Signaled System Error Status
0
Device did not receive a SERR# signal on the secondary interface.
1
Device received a SERR# signal on the secondary interface.
13
RW
Received Master Abort Status
0
Bus master transaction was not terminated with bus master abort.
1
Bus master transaction terminated with bus master abort.
12
RW
Received Target Abort Status
0
Bus master transaction was not terminated by target abort.
1
Bus master transaction terminated by target abort.
11
RW
Signaled Target Abort Status
0
Target device did not terminate a transaction with target abort.
1
Target device terminated a transaction with target abort.
10:9
RO
Device Select (DEVSEL#) Timing Status
01
Medium.
8
RW
Data Parity Status
0
No data parity errors encountered.
1
Data parity errors encountered (this bit for bus masters only).
7
RO
Fast Back-to-Back Capable
0
Target not capable of accepting fast back-to-back transactions in the PCI-X mode.
1
Target capable of accepting fast back-to-back transactions in conventional mode.
This bit isset toab‘1’ by hardware when the secondary interface is in the PCI mode and is set to a b‘0’ when
the secondary interface is in the PCI-X mode.
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PDF描述 |
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