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参数资料
| 型号： | IBM21P100BGC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件页数： | 91/144页 |
| 文件大小： | 5197K |
| 代理商： | IBM21P100BGC |
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IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
Configuration Registers
Page 50 of 144
ppb20_pcix_regs.fm.01
October 15, 2001
5.2.4.11 Lower Memory Base Address Register
This register and the memory space defined by it are enabled by the strapping pin, BAR_EN. When the
BAR_EN pin is pulled low, this register location returns zeros for reads and cannot be written. When the
BAR_EN pin is pulled high, the lower memory base address register specifies address bits 31:20 of the 64 bit
memory base address register. Bits 3:0 are encoded to indicate that this is part of a 64 bit register, and that it
defines a prefetchable memory space. Memory accesses on the primary bus are compared against this
register, if address bits 63:20 are equal to bits 63:20 of the address defined by the combination of the lower
memory base address register and the upper memory base address register, the access is claimed by the
bridge and passed through to the secondary bus. Memory accesses on the secondary bus are also compared
against this register, if address bits 63:20 are equal to bits 63:20 of the address defined by the combination of
the lower memory base address register and the upper memory base address register, the access is ignored
by the bridge.
Address Offset
x‘10’
Access
See individual fields
Reset Value
x‘0000 000C’ When BAR_EN (pin G2) is tied high. See
details of strapping considerations.
x‘0000 0000’ When BAR_EN (pin G2) is tied low. See
details of strapping considerations.
Lower Memory Base Address
Reserved
P
ref
et
c
h
a
b
le
in
di
c
a
to
r
De
c
o
d
e
r
W
id
th
D
e
co
de
r
T
yp
e
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Access
Field Name and Description
31:20
RW
Lower Memory Base Address
Address bits 31:20 of the base address for an address range of prefetchable memory operations that are
passed from the primary to the secondary PCI bus.
19:4
RO
Reserved
3
RO
Prefetchable indicator
Identifies the address range defined by this register as prefetchable.
2:1
RO
Decoder Width
Indicates that this is the lower portion of a 64 bit register.
0
RO
Decoder Type
Indicates that this register is a memory decoder.
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