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参数资料
| 型号： | IBM21P100BGC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件页数： | 98/144页 |
| 文件大小： | 5197K |
| 代理商： | IBM21P100BGC |
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IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
ppb20_pcix_regs.fm.01
October 15, 2001
Configuration Registers
Page 57 of 144
5.2.4.20 Memory Base Register
This register specifies the base of the memory mapped I/O address range bits 31:20 and is used in conjunc-
tion with the Memory Limit register to specify a range of 32-bit addresses supported for memory mapped I/O
transactions on the PCI Bus. Address bits 19:0 are assumed to be x‘0 0000’ for the base address.
5.2.4.21 Memory Limit Register
This register specifies the upper address of the memory-mapped I/O address range bits 31:20 and is used in
conjunction with the memory base register to specify a range of 32-bit addresses supported for memory
mapped I/O transactions on the PCI bus. Address bits 19:0 are assumed to be x‘FFFFF’ for the limit address.
Address Offset
x‘20’
Access
See individual fields
Reset Value
x‘8000’
Non-prefetchable Memory Base Address
Reserved
15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Access
Field Name and Description
15:4
RW
Non-prefetchable memory base address
Address bits 31:20 of the base address for the address range of memory mapped I/O operations that are
passed from the primary to the secondary PCI bus.
3:0
RO
Reserved
Address Offset
x‘22’
Access
See individual fields
Reset Value
x‘0000’
Non-prefetchable Memory Limit Address
Reserved
15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Access
Field Name and Description
15:4
RW
Non-prefetchable Memory Limit Address
Address bits 31:20 of the limit address for the address range of memory mapped I/O operations that are
passed from the primary to the secondary PCI bus.
3:0
RO
Reserved
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