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参数资料
| 型号： | IBM21P100BGC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封装： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件页数： | 52/144页 |
| 文件大小： | 5197K |
| 代理商： | IBM21P100BGC |
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ppb20_intro.fm.01
October 15, 2001
IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
General Information
Page 15 of 144
2. General Information
2.1 Features
PCI-X Interfaces
Complies with
2.0, December 18, 1998; and PCI-X Addendum
to the PCI Local Bus specification, Revision
1.0a, July 24, 2000
Uses the 3.3V signaling environment and does
not support the optional 5 V I/O signaling levels
Primary and secondary interface clocks may be
run synchronously or asynchronously
Concurrent primary and secondary bus opera-
tions
Supports configurations of PCI mode or PCI-X
mode on either bus in any combination
Memory Buffer Architecture
4KB of buffering for upstream memory burst
read commands, with up to eight active transac-
tions allowed
4KB of buffering for downstream memory burst
read commands, with up to eight active transac-
tions allowed
1KB of buffering for upstream posted memory
write commands, with up to eight active transac-
tions allowed
1KB of buffering for downstream posted mem-
ory write commands, with up to eight active
transactions allowed
Allows one active single data phase (4-byte)
delayed or split transaction in each direction
Power Management
Supports D0 and D3 power states
Transaction Forwarding
I/O, Memory, and Prefetchable Memory base
and limit registers for downstream forwarding
Inverse address decoding for upstream
forwarding
Flat addressing model
Supports VGA-compatible addressing and pal-
ette snooping for upstream transactions
Supports full 64-bit addressing and Dual
Address Cycles
Responds as medium-speed device on both
interfaces
Configuration Registers
1 set of standard PCI and device specific config-
uration registers, accessible from both the pri-
mary and secondary interfaces
Supports Type 0 and Type 1 configuration cycles
Optional Features
Capable of defining an optional opaque (unde-
coded) memory address region to facilitate
applications with embedded processors
Supports secondary side PCI-X device privati-
zation
Optional Definable Base Address Register for
use by embedded sub-systems on the second-
ary bus
Optional access to configuration register space
from the secondary bus
Bus Arbitration
On-chip programmable bus arbiter for the sec-
ondary bus with support for up to six external
masters
Priority and masking control for each agent
IEEE 1149.1 JTAG port
Performs boundary-scan testing
.
相关PDF资料 |
PDF描述 |
|---|---|
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| IBM25EMPPC603EFG-100 | 32-BIT, 100 MHz, RISC PROCESSOR, PQFP240 |
| IBM25EMPPC603EBG-100 | 32-BIT, 100 MHz, RISC PROCESSOR, CBGA255 |
| IBM25EMPPC740LDBC4000 | 32-BIT, 400 MHz, RISC PROCESSOR, CBGA255 |
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