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参数资料
| 型号： | LFE3-35EA-6FN484C |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 中文描述： | FPGA, PBGA484 |
| 封装： | 23 X 23 MM, LEAD FREE, FPBGA-484 |
| 文件页数： | 100/130页 |
| 文件大小： | 2667K |
| 代理商： | LFE3-35EA-6FN484C |
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3-19
DC and Switching Characteristics
Lattice Semiconductor
LatticeECP3 Family Data Sheet
tDVECLKGDDR
Data Hold After CLK
ECP3-70E/95E
0.765
—
0.765
—
0.765
—
UI
fMAX_GDDR
DDR/DDRX2 Clock Frequency
8
ECP3-70E/95E
—
500
—
420
—
375
MHz
Generic DDRX2 Inputs with Clock and Data (<10 Bits Wide) Centered at Pin (GDDRX2_RX.DQS.Centered) using DQS
Pin for Clock Input
Left and Right Sides
tSUGDDR
Data Setup Before CLK
ECP3-150EA
—
ns
tHGDDR
Data Hold After CLK
ECP3-150EA
—
ns
fMAX_GDDR
DDRX2 Clock Frequency
ECP3-150EA
—
ns
Generic DDRX2 Inputs with Clock and Data (<10 Bits Side) Aligned at Pin (GDDRX2_RX.DQS.Aligned) Using DQS Pin
for Clock Input
Left and Right Sides
tDVACLKGDDR
Data Setup Before CLK (Left and
Right Side)
ECP3-150EA
—
tDVECLKGDDR
Data Hold After CLK (Left and Right
Side)
ECP3-150EA
—
fMAX_GDDR
DDRX2 Clock Frequency (Left and
Right Side)
ECP3-150EA
—
Generic DDRX1 Output with Clock and Data (>10 Bits Wide) Centered at Pin (GDDRX1_TX.SCLK.Centered)
Left, Right and Top Sides
tDVBGDDR
Data Valid Before CLK
ECP3-150EA
—
tDVAGDDR
Data Valid After CLK
ECP3-150EA
—
fMAX_GDDR
DDRX1 Clock Frequency
ECP3-150EA
—
Generic DDRX1 Outputs with clock in the center of data window, with PLL 90-degree shifted clock ouput
(GDDRX1_TX.ECLK.Centered)
tDIBGDDR
Data Invalid Before CLK
ECP3-70E/95E
670
—
670
—
670
—
ps
tDIAGDDR
Data Invalid After CLK
ECP3-70E/95E
670
—
670
—
670
—
ps
fMAX_GDDR
DDRX1 Clock Frequency
ECP3-70E/95E
—
250
—
250
—
250
MHz
Generic DDRX1 Output with Clock and Data (> 10 Bits Wide) Aligned at Pin (GDDRX1_TX.SCLK.Aligned)
Left, Right and Top Sides
tDIBGDDR
Data Hold After CLK
ECP3-150EA
—
tDIAGDDR
Data Setup Before CLK
ECP3-150EA
—
fMAX_GDDR
DDRX1 Clock Frequency
ECP3-150EA
—
Generic DDRX1 Outputs with clock and data edge aligned, without PLL
tDIBGDDR
Data Invalid Before CLK
ECP3-70E/95E
—
330
—
330
—
330
ps
tDIAGDDR
Data Invalid After CLK
ECP3-70E/95E
—
330
—
330
—
330
ps
fMAX_GDDR
DDRX1 Clock Frequency
ECP3-70E/95E
—
250
—
250
—
250
MHz
Generic DDRX1 Output with Clock and Data (<10 Bits Wide) Centered at Pin (GDDRX1_TX.DQS.Centered)
Left, Right and Top Sides
tDVBGDDR
Data Valid Before CLK
ECP3-150EA
—
tDVAGDDR
Data Valid After CLK
ECP3-150EA
—
fMAX_GDDR
DDRX1 Clock Frequency
ECP3-150EA
—
LatticeECP3 External Switching Characteristics (Continued)
1, 2
Over Recommended Commercial Operating Conditions
Parameter
Description
Device
-8
-7
-6
Units
Min.
Max.
Min.
Max.
Min.
Max.
相关PDF资料 |
PDF描述 |
|---|---|
| LFEC10E-5FN256C | |
| LFXTAL015822 | QUARTZ CRYSTAL RESONATOR, 0.032768 MHz |
| LFXTAL033073BULK | QUARTZ CRYSTAL RESONATOR, 22.1184 MHz |
| LGK2308-0301F | 2.5 MM AUDIO CONNECTOR, JACK |
| LGP1331 | 6.3V, DC POWER PLUG OR JACK |
相关代理商/技术参数 |
参数描述 |
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| LFE3-35EA-6FN672I | 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 310 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFE3-35EA-6FTN256C | 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 133 I/O 1.2V -6 Speed RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFE3-35EA-6FTN256I | 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 133 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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