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参数资料
型号： LFE3-35EA-6FN484C
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： FPGA
中文描述： FPGA, PBGA484
封装： 23 X 23 MM, LEAD FREE, FPBGA-484
文件页数： 96/130页
文件大小： 2667K
代理商： LFE3-35EA-6FN484C
3-16
DC and Switching Characteristics
Lattice Semiconductor
LatticeECP3 Family Data Sheet
LatticeECP3 External Switching Characteristics
1, 2
Over Recommended Commercial Operating Conditions
Parameter
Description
Device
-8
-7
-6
Units
Min.
Max.
Min.
Max.
Min.
Max.
Clocks
Primary Clock6
fMAX_PRI
Frequency for Primary Clock Tree
ECP3-150EA
—
500
—
420
—
375
MHz
tW_PRI
Clock Pulse Width for Primary Clock
ECP3-150EA
0.8
—
0.9
—
1.0
—
ns
tSKEW_PRI
Primary Clock Skew Within a Device
ECP3-150EA
—
300
—
330
—
360
ps
tSKEW_PRIB
Primary Clock Skew Within a Bank
ECP3-150EA
—
250
—
280
—
300
ps
fMAX_PRI
Frequency for Primary Clock Tree
ECP3-70E/95E
—
500
—
420
—
375
MHz
fMAX_PRI
Frequency for Primary Clock Tree
ECP3-70E/95E
0.8
—
0.9
—
1.0
—
ns
tSKEW_PRI
Primary Clock Skew Within a Device
ECP3-70E/95E
—
300
—
330
—
360
ps
tSKEW_PRIB
Primary Clock Skew Within a Bank
ECP3-70E/95E
—
250
—
280
—
300
ps
Edge Clock6
fMAX_EDGE
Frequency for Edge Clock
ECP3-150EA
—
500
—
420
—
375
MHz
tW_EDGE
Clock Pulse Width for Edge Clock
ECP3-150EA
0.9
—
1.0
—
1.2
—
ns
tSKEW_EDGE_DQS
Edge Clock Skew Within an Edge of
the Device
ECP3-150EA
—
200
—
210
—
220
ps
fMAX_EDGE
Frequency for Edge Clock
ECP3-70E/95E
—
500
—
420
—
375
MHz
tW_EDGE
Clock Pulse Width for Edge Clock
ECP3-70E/95E
0.9
—
1.0
—
1.2
—
ns
tSKEW_EDGE_DQS
Edge Clock Skew Within an Edge of
the Device
ECP3-70E/95E
—
200
—
225
—
250
ps
Parameter
Description
Device
-8
-7
-6
Units
Min.
Max.
Min.
Max.
Min.
Max.
Generic SDR
General I/O Pin Parameters Using Dedicated Clock Input Primary Clock Without PLL
2
tCO
Clock to Output - PIO Output Register ECP3-150EA
—
4.0
—
4.4
—
4.8
ns
tSU
Clock to Data Setup - PIO Input Regis-
ter
ECP3-150EA
0.0
—
0.0
—
0.0
—
ns
tH
Clock to Data Hold - PIO Input Regis-
ter
ECP3-150EA
1.6
—
1.8
—
2.1
—
ns
tSU_DEL
Clock to Data Setup - PIO Input Regis-
ter with Data Input Delay
ECP3-150EA
1.2
—
1.3
—
1.5
—
ns
tH_DEL
Clock to Data Hold - PIO Input Regis-
ter with Input Data Delay
ECP3-150EA
0.1
—
0.1
—
0.1
—
ns
fMAX_IO
Clock Frequency of I/O and PFU Reg-
ister
ECP3-150EA
—
500
—
420
—
375
MHz
tCO
Clock to Output - PIO Output Register ECP3-70E/95E
—
3.9
—
4.3
-—
4.7
ns
tSU
Clock to Data Setup - PIO Input Regis-
ter
ECP3-70E/95E
0.0
—
0.0
—
0.0
—
ns
tH
Clock to Data Hold - PIO Input Regis-
ter
ECP3-70E/95E
1.5
—
1.8
—
2.0
—
ns
tSU_DEL
Clock to Data Setup - PIO Input Regis-
ter with Data Input Delay
ECP3-70E/95E
1.3
—
1.5
—
1.8
—
ns
tH_DEL
Clock to Data Hold - PIO Input Regis-
ter with Input Data Delay
ECP3-70E/95E
0.0
—
0.0
—
0.0
—
ns
相关PDF资料
PDF描述
LFEC10E-5FN256C
LFXTAL015822 QUARTZ CRYSTAL RESONATOR, 0.032768 MHz
LFXTAL033073BULK QUARTZ CRYSTAL RESONATOR, 22.1184 MHz
LGK2308-0301F 2.5 MM AUDIO CONNECTOR, JACK
LGP1331 6.3V, DC POWER PLUG OR JACK
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参数描述
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LFE3-35EA-6FN672C 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 310 I/O 1.2V -6 Speed RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FN672I 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 310 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FTN256C 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 133 I/O 1.2V -6 Speed RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FTN256I 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 133 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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