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参数资料
型号： LFE3-35EA-6FN484C
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： FPGA
中文描述： FPGA, PBGA484
封装： 23 X 23 MM, LEAD FREE, FPBGA-484
文件页数： 101/130页
文件大小： 2667K
代理商： LFE3-35EA-6FN484C
3-20
DC and Switching Characteristics
Lattice Semiconductor
LatticeECP3 Family Data Sheet
Generic DDRX2 Output with Clock and Data (> 10 Bits Wide) Aligned at Pin (GDDRX2_TX.ECLK.Aligned)
Left and Right Sides
tDIBGDDR
Data Setup Before CLK
ECP3-150EA
—
ps
tDIAGDDR
Data Hold After CLK
ECP3-150EA
—
ps
fMAX_GDDR
DDRX2 Clock Frequency
ECP3-150EA
—
MHz
Generic DDRX2 Outputs with Clock and Data Edges Aligned, Without PLL 90-degree shifted clock output
5
(GDDRX2_TX.Aligned)
tDIBGDDR
Data Invalid Before Clock
ECP3-70E/95E
—
200
—
225
—
250
ps
tDIAGDDR
Data Invalid After Clock
ECP3-70E/95E
—
200
—
225
—
250
ps
fMAX_GDDR
DDR/DDRX2 Clock Frequency
8
ECP3-70E/95E
—
500
—
420
—
375
MHz
Generic DDRX2 Output with Clock and Data (> 10 Bits Wide) Centered at Pin Using DQSDLL (GDDRX2_TX.DQS-
DLL.Centered)
Left and Right Sides
tDVBGDDR
Data Valid Before CLK
ECP3-150EA
—
ns
tDVAGDDR
Data Valid After CLK
ECP3-150EA
—
ns
fMAX_GDDR
DDRX2 Clock Frequency
ECP3-150EA
—
ns
Generic DDRX2 Output with Clock and Data (> 10 Bits Wide) Centered at Pin Using PLL (GDDRX2_TX.PLL.Centered)
Left and Right Sides
tDVBGDDR
Data Valid Before CLK
ECP3-150EA
—
ns
tDVAGDDR
Data Valid After CLK
ECP3-150EA
—
ns
fMAX_GDDR
DDRX2 Clock Frequency
ECP3-150EA
—
ns
Generic DDRX2 Outputs with Clock Edge in the Center of Data Window, with PLL 90-degree Shifted Clock Output
6
(GDDRX2_TX.PLL.Centered)
tDVBGDDR
Data Valid Before CLK
ECP3-70E/95E
300
—
370
—
417
—
ps
tDVAGDDR
Data Valid After CLK
ECP3-70E/95E
300
—
370
—
417
—
ps
fMAX_GDDR
DDR/DDRX2 Clock Frequency
8
ECP3-70E/95E
—
500
—
420
—
375
MHz
Parameter
Description
Device
-8
-7
-6
Units
Min.
Max.
Min.
Max.
Min.
Max.
Memory Interface
DDR/DDR2 SDRAM I/O Pin Parameters (Input Data are Strobe Edge Aligned, Output Strobe Edge is Data Centered)
4
tDVADQ
Data Valid After DQS (DDR Read)
ECP3-150EA
—
0.225
—
0.225
—
0.225
UI
tDVEDQ
Data Hold After DQS (DDR Read)
ECP3-150EA
0.64
—
0.64
—
0.64
—
UI
tDQVBS
Data Valid Before DQS
ECP3-150EA
0.25
—
0.25
—
0.25
—
UI
tDQVAS
Data Valid After DQS
ECP3-150EA
0.25
—
0.25
—
0.25
—
UI
fMAX_DDR
DDR Clock Frequency
ECP3-150EA
95
200
95
200
95
166
MHz
fMAX_DDR2
DDR2 clock frequency
ECP3-150EA
133
266
133
200
133
166
MHz
tDVADQ
Data Valid After DQS (DDR Read)
ECP3-70E/95E
—
0.225
—
0.225
—
0.225
UI
tDVEDQ
Data Hold After DQS (DDR Read)
ECP3-70E/95E
0.64
—
0.64
—
0.64
—
UI
tDQVBS
Data Valid Before DQS
ECP3-70E/95E
0.25
—
0.25
—
0.25
—
UI
tDQVAS
Data Valid After DQS
ECP3-70E/95E
0.25
—
0.25
—
0.25
—
UI
fMAX_DDR
DDR Clock Frequency
ECP3-70E/95E
95
200
95
200
95
133
MHz
LatticeECP3 External Switching Characteristics (Continued)
1, 2
Over Recommended Commercial Operating Conditions
Parameter
Description
Device
-8
-7
-6
Units
Min.
Max.
Min.
Max.
Min.
Max.
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PDF描述
LFEC10E-5FN256C
LFXTAL015822 QUARTZ CRYSTAL RESONATOR, 0.032768 MHz
LFXTAL033073BULK QUARTZ CRYSTAL RESONATOR, 22.1184 MHz
LGK2308-0301F 2.5 MM AUDIO CONNECTOR, JACK
LGP1331 6.3V, DC POWER PLUG OR JACK
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参数描述
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