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参数资料
型号： LFE3-35EA-6FN484C
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： FPGA
中文描述： FPGA, PBGA484
封装： 23 X 23 MM, LEAD FREE, FPBGA-484
文件页数： 3/130页
文件大小： 2667K
代理商： LFE3-35EA-6FN484C
3-48
DC and Switching Characteristics
Lattice Semiconductor
LatticeECP3 Family Data Sheet
LatticeECP3 sysCONFIG Port Timing Specifications
Over Recommended Operating Conditions
Parameter
Description
Min.
Max.
Units
POR, Configuration Initialization, and Wakeup
tICFG
Time from the Application of VCC, VCCAUX or VCCIO8* (Whichever
is the Last to Cross the POR Trip Point) to the Rising Edge of
INITN
Master mode
—
23
ms
Slave mode
—
6
ms
tVMC
Time from tICFG to the Valid Master MCLK
—
5
s
tPRGM
PROGRAMN Low Time to Start Configuration
25
—
ns
tPRGMRJ
PROGRAMN Pin Pulse Rejection
—
10
ns
tDPPINIT
Delay Time from PROGRAMN Low to INITN Low
—
37
ns
tDPPDONE
Delay Time from PROGRAMN Low to DONE Low
—
37
ns
tDINIT
PROGRAMN High to INITN High Delay
—
1
ms
tMWC
Additional Wake Master Clock Signals After DONE Pin is High
100
500
cycles
tCZ
MCLK From Active To Low To High-Z
—
300
ns
All Configuration Modes
tSUCDI
Data Setup Time to CCLK/MCLK
5
—
ns
tHCDI
Data Hold Time to CCLK/MCLK
1
—
ns
tCODO
CCLK/MCLK to DOUT in Flowthrough Mode
—
12
ns
Slave Serial
tSSCH
CCLK Minimum High Pulse
5
—
ns
tSSCL
CCLK Minimum Low Pulse
5
—
ns
fCCLK
CCLK Frequency
Without encryption
—
33
MHz
With encryption
—
20
MHz
Master and Slave Parallel
tSUCS
CSN[1:0] Setup Time to CCLK/MCLK
7
—
ns
tHCS
CSN[1:0] Hold Time to CCLK/MCLK
1
—
ns
tSUWD
WRITEN Setup Time to CCLK/MCLK
7
—
ns
tHWD
WRITEN Hold Time to CCLK/MCLK
1
—
ns
tDCB
CCLK/MCLK to BUSY Delay Time
—
12
ns
tCORD
CCLK to Out for Read Data
—
12
ns
tBSCH
CCLK Minimum High Pulse
6
—
ns
tBSCL
CCLK Minimum Low Pulse
6
—
ns
tBSCYC
Byte Slave Cycle Time
30
—
ns
fCCLK
CCLK/MCLK Frequency
Without encryption
—
33
MHz
With encryption
—
20
MHz
Master and Slave SPI
tCFGX
INITN High to MCLK Low
—
80
ns
tCSSPI
INITN High to CSSPIN Low
0.2
2
s
tSOCDO
MCLK Low to Output Valid
—
15
ns
tCSPID
CSSPIN[0:1] Low to First MCLK Edge Setup Time
0.3
s
fCCLK
CCLK Frequency
Without encryption
—
33
MHz
With encryption
—
20
MHz
tSSCH
CCLK Minimum High Pulse
5
—
ns
tSSCL
CCLK Minimum Low Pulse
5
—
ns
tHLCH
HOLDN Low Setup Time (Relative to CCLK)
5
—
ns
相关PDF资料
PDF描述
LFEC10E-5FN256C
LFXTAL015822 QUARTZ CRYSTAL RESONATOR, 0.032768 MHz
LFXTAL033073BULK QUARTZ CRYSTAL RESONATOR, 22.1184 MHz
LGK2308-0301F 2.5 MM AUDIO CONNECTOR, JACK
LGP1331 6.3V, DC POWER PLUG OR JACK
相关代理商/技术参数
参数描述
LFE3-35EA-6FN484I 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 295 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FN672C 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 310 I/O 1.2V -6 Speed RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FN672I 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 310 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FTN256C 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 133 I/O 1.2V -6 Speed RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FTN256I 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 133 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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