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参数资料
型号： LFE3-35EA-6FN484C
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： FPGA
中文描述： FPGA, PBGA484
封装： 23 X 23 MM, LEAD FREE, FPBGA-484
文件页数： 97/130页
文件大小： 2667K
代理商： LFE3-35EA-6FN484C
3-17
DC and Switching Characteristics
Lattice Semiconductor
LatticeECP3 Family Data Sheet
fMAX_IO
Clock Frequency of I/O and PFU Reg-
ister
ECP3-70E/95E
—
500
—
420
—
375
Mhz
General I/O Pin Parameters Using Dedicated Clock Input Primary Clock with PLL with Clock Injection Removal Setting
2
tCOPLL
Clock to Output - PIO Output Register ECP3-150EA
—
2.5
—
2.7
—
3.1
ns
tSUPLL
Clock to Data Setup - PIO Input Regis-
ter
ECP3-150EA
0.6
—
0.6
—
0.7
—
ns
tHPLL
Clock to Data Hold - PIO Input Regis-
ter
ECP3-150EA
0.9
—
1.0
—
1.1
—
ns
tSU_DELPLL
Clock to Data Setup - PIO Input Regis-
ter with Data Input Delay
ECP3-150EA
1.5
—
1.6
—
1.8
—
ns
tH_DELPLL
Clock to Data Hold - PIO Input Regis-
ter with Input Data Delay
ECP3-150EA
—
0.1
—
0.1
—
0.1
ns
tCOPLL
Clock to Output - PIO Output Register ECP3-70E/95E
—
2.2
—
2.3
—
2.5
ns
tSUPLL
Clock to Data Setup - PIO Input Regis-
ter
ECP3-70E/95E
0.6
—
0.7
—
0.8
—
ns
tHPLL
Clock to Data Hold - PIO Input Regis-
ter
ECP3-70E/95E
0.9
—
1.1
—
1.3
—
ns
tSU_DELPLL
Clock to Data Setup - PIO Input Regis-
ter with Data Input Delay
ECP3-70E/95E
1.6
—
1.9
—
2.1
—
ns
tH_DELPLL
Clock to Data Hold - PIO Input Regis-
ter with Input Data Delay
ECP3-70E/95E
0.0
—
0.0
—
0.0
—
ns
Parameter
Description
Device
-8
-7
-6
Units
Min.
Max.
Min.
Max.
Min.
Max.
Generic DDR
Generic DDRX1 Inputs with Clock and Data (>10 Bits Wide) Centered at Pin (GDDRX1_RX.SCLK.Centered) Using PCLK
Pin for Clock Input
Data Left, Right and Top Sides & Clock Left, Right and Top Sides
tSUGDDR
Data Setup Before CLK
ECP3-150EA
—
ps
tHGDDR
Data Hold After CLK
ECP3-150EA
—
ps
fMAX_GDDR
DDRX1 Clock Frequency
ECP3-150EA
—
MHz
Generic DDRX1 Inputs with Clock in the Center of Data Window, without DLL (GDDRX1_RX.ECLK.Centered)
tSUGDDR
Data Setup Before CLK
ECP3-70E/95E
515
—
515
—
515
—
ps
tHOGDDR
Data Hold After CLK
ECP3-70E/95E
515
—
515
—
515
—
ps
fMAX_GDDR
DDRX1 Clock Frequency
ECP3-70E/95E
—
250
—
250
—
250
MHz
Generic DDRX1 Inputs with Clock and Data (> 10 Bits Wide) Aligned at Pin (GDDRX1_RX.SCLK.Aligned) using DLL-
CLKIN Pin for Clock Input
Data Left, Right and Top Sides & Clock Left and Right Sides
tDVACLKGDDR
Data Setup Before CLK
ECP3-150EA
—
UI
tDVECLKGDDR
Data Hold After CLK
ECP3-150EA
—
UI
fMAX_GDDR
DDRX1 Clock Frequency
ECP3-150EA
—
MHz
Generic DDRX1 Inputs with Clock and Data Aligned, with DLL (GDDRX1_RX.ECLK.Aligned)
tDVACLKGDDR
Data Setup Before CLK
ECP3-70E/95E
—
0.235
—
0.235
—
0.235
UI
tDVECLKGDDR
Data Hold After CLK
ECP3-70E/95E
0.765
—
0.765
—
0.765
—
UI
LatticeECP3 External Switching Characteristics (Continued)
1, 2
Over Recommended Commercial Operating Conditions
Parameter
Description
Device
-8
-7
-6
Units
Min.
Max.
Min.
Max.
Min.
Max.
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PDF描述
LFEC10E-5FN256C
LFXTAL015822 QUARTZ CRYSTAL RESONATOR, 0.032768 MHz
LFXTAL033073BULK QUARTZ CRYSTAL RESONATOR, 22.1184 MHz
LGK2308-0301F 2.5 MM AUDIO CONNECTOR, JACK
LGP1331 6.3V, DC POWER PLUG OR JACK
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参数描述
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LFE3-35EA-6FN672C 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 310 I/O 1.2V -6 Speed RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FN672I 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 310 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FTN256C 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 133 I/O 1.2V -6 Speed RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FTN256I 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 133 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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