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参数资料
型号： LFE3-35EA-6FN484C
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： FPGA
中文描述： FPGA, PBGA484
封装： 23 X 23 MM, LEAD FREE, FPBGA-484
文件页数： 116/130页
文件大小： 2667K
代理商： LFE3-35EA-6FN484C
3-34
DC and Switching Characteristics
Lattice Semiconductor
LatticeECP3 Family Data Sheet
DLL Timing
Over Recommended Operating Conditions
Parameter
Description
Condition
Min.
Typ.
Max.
Units
fREF
Input reference clock frequency (on-chip or
off-chip)
133
—
500
MHz
fFB
Feedback clock frequency (on-chip or off-chip)
133
—
500
MHz
fCLKOP
1
Output clock frequency, CLKOP
133
—
500
MHz
fCLKOS
2
Output clock frequency, CLKOS
33.3
—
500
MHz
tPJIT
Output clock period jitter (clean input)
—
200
ps p-p
tDUTY
Output clock duty cycle (at 50% levels, 50% duty
cycle input clock, 50% duty cycle circuit turned
off, time reference delay mode)
Edge Clock
40
60
%
Primary Clock
30
70
%
tDUTYTRD
Output clock duty cycle (at 50% levels, arbitrary
duty cycle input clock, 50% duty cycle circuit
enabled, time reference delay mode)
Primary Clock < 250MHz
45
55
%
Primary Clock
250MHz
30
70
%
Edge Clock
45
55
%
tDUTYCIR
Output clock duty cycle (at 50% levels, arbitrary
duty cycle input clock, 50% duty cycle circuit
enabled, clock injection removal mode) with DLL
cascading
Primary Clock < 250MHz
40
60
%
Primary Clock
250MHz
30
70
%
Edge Clock
45
55
%
tSKEW
3
Output clock to clock skew between two outputs
with the same phase setting
——
100
ps
tPHASE
Phase error measured at device pads between
off-chip reference clock and feedback clocks
—
+/-400
ps
tPWH
Input clock minimum pulse width high (at 80%
level)
550
—
ps
tPWL
Input clock minimum pulse width low (at 20%
level)
550
—
ps
tINSTB
Input clock period jitter
—
500
p-p
tLOCK
DLL lock time
8
—
8200
cycles
tRSWD
Digital reset minimum pulse width (at 80% level)
3
—
ns
tDEL
Delay step size
27
45
70
ps
tRANGE1
Max. delay setting for single delay block
(64 taps)
1.9
3.1
4.4
ns
tRANGE4
Max. delay setting for four chained delay blocks
7.6
12.4
17.6
ns
1. CLKOP runs at the same frequency as the input clock.
2. CLKOS minimum frequency is obtained with divide by 4.
3. This is intended to be a “path-matching” design guideline and is not a measurable specification.
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PDF描述
LFEC10E-5FN256C
LFXTAL015822 QUARTZ CRYSTAL RESONATOR, 0.032768 MHz
LFXTAL033073BULK QUARTZ CRYSTAL RESONATOR, 22.1184 MHz
LGK2308-0301F 2.5 MM AUDIO CONNECTOR, JACK
LGP1331 6.3V, DC POWER PLUG OR JACK
相关代理商/技术参数
参数描述
LFE3-35EA-6FN484I 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 295 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FN672C 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 310 I/O 1.2V -6 Speed RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FN672I 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 310 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FTN256C 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 133 I/O 1.2V -6 Speed RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FTN256I 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 133 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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