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参数资料
型号： LFE3-35EA-6FN484C
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： FPGA
中文描述： FPGA, PBGA484
封装： 23 X 23 MM, LEAD FREE, FPBGA-484
文件页数： 105/130页
文件大小： 2667K
代理商： LFE3-35EA-6FN484C
3-24
DC and Switching Characteristics
Lattice Semiconductor
LatticeECP3 Family Data Sheet
LatticeECP3 Internal Switching Characteristics
1, 2
Over Recommended Commercial Operating Conditions
Parameter
Description
-8
-7
-6
Units.
Min.
Max.
Min.
Max.
Min.
Max.
PFU/PFF Logic Mode Timing
tLUT4_PFU
LUT4 delay (A to D inputs to F output)
—
0.147
—
0.163
—
0.179
ns
tLUT6_PFU
LUT6 delay (A to D inputs to OFX output)
—
0.273
—
0.307
—
0.342
ns
tLSR_PFU
Set/Reset to output of PFU (Asynchronus)
—
0.593
—
0.674
—
0.756
ns
tLSRREC_PFU
Asynchronous Set/Reset recovery time for
PFU Logic
—0.298
—0.345
—0.391
ns
tSUM_PFU
Clock to Mux (M0,M1) Input Setup Time
0.134
—
0.144
—
0.153
—
ns
tHM_PFU
Clock to Mux (M0,M1) Input Hold Time
-0.097
—
-0.103
—
-0.109
—
ns
tSUD_PFU
Clock to D input setup time
0.061
—
0.068
—
0.075
—
ns
tHD_PFU
Clock to D input hold time
0.019
—
0.013
—
0.015
—
ns
tCK2Q_PFU
Clock to Q delay, (D-type Register
Configuration)
—0.243
—0.273
—0.303
ns
PFU Dual Port Memory Mode Timing
tCORAM_PFU
Clock to Output (F Port)
—
0.710
—
0.803
—
0.897
ns
tSUDATA_PFU
Data Setup Time
-0.137
—
-0.155
—
-0.174
—
ns
tHDATA_PFU
Data Hold Time
0.188
—
0.217
—
0.246
—
ns
tSUADDR_PFU
Address Setup Time
-0.227
—
-0.257
—
-0.286
—
ns
tHADDR_PFU
Address Hold Time
0.240
—
0.275
—
0.310
—
ns
tSUWREN_PFU
Write/Read Enable Setup Time
-0.055
—
-0.055
—
-0.063
—
ns
tHWREN_PFU
Write/Read Enable Hold Time
0.059
—
0.059
—
0.071
—
ns
PIC Timing
PIO Input/Output Buffer Timing
tIN_PIO
Input Buffer Delay (LVCMOS25)
—
0.423
—
0.466
—
0.508
ns
tOUT_PIO
Output Buffer Delay (LVCMOS25)
—
1.115
—
1.155
—
1.196
ns
IOLOGIC Input/Output Timing
tSUI_PIO
Input Register Setup Time (Data Before
Clock)
0.956
—
1.124
—
1.293
—
ns
tHI_PIO
Input Register Hold Time (Data after Clock)
0.313
—
0.395
—
0.378
—
ns
tCOO_PIO
Output Register Clock to Output Delay
4
—1.455
—1.564
—1.674
ns
tSUCE_PIO
Input Register Clock Enable Setup Time
0.220
—
0.185
—
0.150
—
ns
tHCE_PIO
Input Register Clock Enable Hold Time
-0.085
—
-0.072
—
-0.058
—
ns
tSULSR_PIO
Set/Reset Setup Time
0.117
—
0.103
—
0.088
—
ns
tHLSR_PIO
Set/Reset Hold Time
-0.107
—
-0.094
—
-0.081
—
ns
EBR Timing
tCO_EBR
Clock (Read) to output from Address or Data
—
2.78
—
2.89
—
2.99
ns
tCOO_EBR
Clock (Write) to output from EBR output Reg-
ister
—
0.31
—
0.32
—
0.33
ns
tSUDATA_EBR
Setup Data to EBR Memory
-0.218
—
-0.227
—
-0.237
—
ns
tHDATA_EBR
Hold Data to EBR Memory
0.249
—
0.257
—
0.265
—
ns
tSUADDR_EBR
Setup Address to EBR Memroy
-0.071
—
-0.070
—
-0.068
—
ns
tHADDR_EBR
Hold Address to EBR Memory
0.118
—
0.098
—
0.077
—
ns
tSUWREN_EBR
Setup Write/Read Enable to PFU Memory
-0.107
—
-0.106
—
-0.106
—
ns
相关PDF资料
PDF描述
LFEC10E-5FN256C
LFXTAL015822 QUARTZ CRYSTAL RESONATOR, 0.032768 MHz
LFXTAL033073BULK QUARTZ CRYSTAL RESONATOR, 22.1184 MHz
LGK2308-0301F 2.5 MM AUDIO CONNECTOR, JACK
LGP1331 6.3V, DC POWER PLUG OR JACK
相关代理商/技术参数
参数描述
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LFE3-35EA-6FN672C 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 310 I/O 1.2V -6 Speed RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FN672I 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 310 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FTN256C 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 133 I/O 1.2V -6 Speed RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFE3-35EA-6FTN256I 功能描述:FPGA - 现场可编程门阵列 33.3K LUTs 133 I/O 1.2V -6 Speed IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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