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参数资料
| 型号： | ORT8850L-3BM680C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 64/105页 |
| 文件大小： | 0K |
| 描述： | IC FPSC TRANSCEIVER 8CH 680-BGA |
| 产品变化通告： | Product Discontinuation 01/Aug/2011 |
| 标准包装： | 24 |
| 系列： | * |
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Lattice Semiconductor
ORCA ORT8850 Data Sheet
61
30012
[0]
R
frame offset error
ag
0
If in the receive direction the phase offset between any two
channels exceeds 17 bytes, then a frame offset error event will
be issued. This condition is continuously monitored.
Write a “1” to clear this bit
[1]
R
write to locked reg-
ister error ag
0
If the core memory map has not been unlocked (by writing to
the lock registers), and any address other than the lockreg reg-
isters or scratch pad register is written to, then a “write to locked
register” event will be generated.
Write a “1” to clear this bit
[2-7]
-
Not Used
N/A
30013
[0]
R/W
frame offset error
enable
0
Frame offset error ag enable.
0 = not enable
1 = enable
[1]
R/W
write to locked reg-
ister for error
enable
0
Write to locked register error ag enable
0 = not enable
1 = enable
[2-7]
-
Not Used
0
30014
[0]
R
BA alarm
0
Consolidation alarm for channel BA
0 = no alarm
1 = alarm
[1]
R
BB alarm
0
Consolidation alarm for channel BB
0 = no alarm
1 = alarm
[2]
R
BC alarm
0
Consolidation alarm for channel BC
0 = no alarm
1 = alarm
[3]
R
BD alarm
0
Consolidation alarm for channel BD
0 = no alarm
1 = alarm
[4-7]
R
Not Used
0
30015
[0:7]
-
Not Used
00
30016
[0:1]
R/W
STM A mode con-
trol
0
00 - Quad STS-12 or STS-48.
10 - Quad STS-3.
[2:3]
R/W
STM B mode con-
trol
0
00 - Quad STS-12 or STS-48.
10 - Quad STS-3.
[4-7]
-
Not Used
0
Table 19. Memory Map Descriptions (Continued)
(0x)
Absolute
Address
Bit
Type
Name
Reset
Value
(0x)
Description
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PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
| ORT8850L-3BMN680C | 功能描述:FPGA - 现场可编程门阵列 4992 LUT 278 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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