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参数资料
| 型号： | RB80526PZ667256 |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 64-BIT, 667 MHz, MICROPROCESSOR, CPGA370 |
| 封装： | FCPGA-370 |
| 文件页数： | 24/74页 |
| 文件大小： | 502K |
| 代理商： | RB80526PZ667256 |
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Datasheet
Pentium III Processor for the PGA370 Socket up to 750 MHz
Figure 6. BCLK, PICCLK, and TCK Generic Clock Waveform
Figure 7. System Bus Valid Delay Timings
Figure 8. System Bus Setup and Hold Timings
T
r
= T5, T25, T34, (Rise Time)
T
f
= T6, T26, T35, (Fall Time)
T
h
= T3, T23, T32, (High Time)
T
l
= T4, T24, T33, (Low Time)
T
p
= T1, T22, T31 (BCLK, TCK, PICCLK Period)
V1 =
BCLK is referenced to 0.5V. TCK is referenced to V
REF - 200mV.
PICCLK is referenced to 0.7V.
V2 =
BCLK is referenced to 2.0V. TCK is referenced to VREF - 200mV.
PICCLK is referenced to 1.7V.
V3 =
BCLK and PICCLK are referenced to 1.25V. TCK is referenced to V
REF .
V2
V3
V1
t
r
t
p
t
f
t
h
t
l
CLK
Signal
Valid
Tx
V
Tx
Tpw
Tx = T7, T11, T29a, T29b (Valid Delay)
Tpw = T14, T15 (Pulse Width)
V = 1.0V for AGTL+ signal group; 0.75V for CMOS, APIC and TAP signal groups
CLK
Signal
Valid
Ts
V
Th
Ts = T8, T12, T27 (Setup Time)
Th = T9, T13, T28 (Hold Time)
V = 1.0V for AGTL+ signal group; 0.75V for APIC and TAP signal groups
相关PDF资料 |
PDF描述 |
|---|---|
| RB80526RY001128 | 32-BIT, 1000 MHz, MICROPROCESSOR, CPGA370 |
| RB80526RX766128 | 32-BIT, 766 MHz, MICROPROCESSOR, CPGA370 |
| RC5C317B | REAL TIME CLOCK, PDSO14 |
| RC7102 | 133.3 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO48 |
| RC7108 | 150 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO48 |
相关代理商/技术参数 |
参数描述 |
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