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参数资料
| 型号： | S29CD032G0RFFN003 |
| 厂商： | SPANSION LLC |
| 元件分类： | PROM |
| 英文描述： | 1M X 32 FLASH 2.7V PROM, 48 ns, PBGA80 |
| 封装： | 13 X 11 MM, 1 MM PITCH, LEAD FREE, FORTIFIED, BGA-80 |
| 文件页数： | 63/81页 |
| 文件大小： | 1276K |
| 代理商： | S29CD032G0RFFN003 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页当前第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页
64
S29CD-G Flash Family
S29CD-G_00_B1 March 3, 2009
Data
Sheet
(Pre limin ar y)
Figure 24.2 Conventional Read Operations Timings
24.3
Burst Mode Read for 32 Mb & 16 Mb
Note
Not 100% tested.
tCE
Outputs
WE#
Addresses
CE#
OE#
High Z
Output Valid
High Z
Addresses Stable
tRC
tACC
tOEH
tOE
0 V
RY/BY#
RESET#
tDF
tOH
Parameter
Description
Speed Options
Unit
JEDEC
Std.
75 MHz, 0R
32 MHz
66 MHz,
0P
56 MHz,
0M
40 MHz,
OJ
tBACC
Burst Access Time Valid Clock to Output Delay
Max
7.5 FBGA
9 FBGA
9.5 PQFP
10 FBGA
10 PQFP
17
ns
tADVCS ADV# Setup Time to Rising Edge of CLK
Min
5.75
6
tADVCH ADV# Hold Time from Rising Edge of CLK
Min
1.5
2
tADVP
ADV# Pulse Width (32Mb, 75MHz)
Min
12
13
15
22
tDVCH
Valid Data Hold from CLK (See Note)
Min
2
3
tDIND
CLK to Valid IND/WAIT#
Max
7.5 FBGA
9 FBGA
9.5 PQFP
10 FBGA
10 PQFP
17
tINDH
IND/WAIT# Hold from CLK
Min
2
3
tIACC
CLK to Valid Data Out, Initial Burst Access
Max
48
54
64
67
tCLK
CLK Period
Min
13.
15
18
25
Max
60
tCLKR
CLK Rise Time
Max
3
tCLKF
CLK Fall Time
Max
3
tCKL
CLK Low Time
Min
2
2.5
3
tCLKH
CLK to High Time
Min
2
2.5
3
tCES
CE# Setup Time to Clock
Min
6
tCH
CE# Hold Time
Min
16 Mb =3
32 Mb = 8
tACS
Address Setup Time to CLK
Min
6
tACH
Address Hold Time from ADV# Rising
Edge of CLK while ADV# is Low
Min
5
tOE
Output Enable to Output Valid
Max
20
28
tDF
tOEZ
Output Enable to Output High Z (See Note)
Min
2
3
Max
7.5
10
15
17
tEHQZ
tCEZ
Chip Enable to Output High Z (See Note)
Max
7.5
10
15
17
tWADVH WE hold time after ADV falling edge
Min
0
tWCKS
WE rising edge setup time to clock rising edge
Min
5
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