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参数资料
| 型号： | S29CD032G0RFFN003 |
| 厂商： | SPANSION LLC |
| 元件分类： | PROM |
| 英文描述： | 1M X 32 FLASH 2.7V PROM, 48 ns, PBGA80 |
| 封装： | 13 X 11 MM, 1 MM PITCH, LEAD FREE, FORTIFIED, BGA-80 |
| 文件页数： | 65/81页 |
| 文件大小： | 1276K |
| 代理商： | S29CD032G0RFFN003 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页当前第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页
66
S29CD-G Flash Family
S29CD-G_00_B1 March 3, 2009
Data
Sheet
(Pre limin ar y)
Figure 24.5 Synchronous Command Write/Read Timing
Note
All commands have the same number of cycles in both asynchronous and synchronous modes, including the READ/RESET command. Only
a single array access occurs after the F0h command is entered. All subsequent accesses are burst mode when the burst mode option is
enabled in the Configuration Register.
24.4
Hardware Reset (RESET#)
Note
Not 100% tested.
tAS
CLK
ADV#
Data In
Addresses
Data
OE#
Data Out
Valid Address
WE#
IND/WAIT#
CE#
Valid Address
tDS
tWP
tCES
tADVP
tADVCS
tWCKS
tOE
tACS
tACH
tACS
tDF
tEHQZ
tDH
tWADVH
tADVCH
10 ns
tACH
tWC
Parameter
Description
Test
Setup
All Speed
Options
Unit
JEDEC
Std.
tREADY
RESET# Pin Low (During Embedded Algorithms)
to Read or Write (See Note)
Max
11
s
tREADY
RESET# Pin Low (NOT During Embedded Algorithms)
to Read or Write (See Note)
Max
500
ns
tRP
RESET# Pulse Width
Min
500
ns
tRH
RESET# High Time Before Read (See Note)
Min
50
ns
tRPD
RESET# Low to Standby Mode
Min
20
s
tRB
RY/BY# Recovery Time
Min
0
ns
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