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参数资料
| 型号： | AD9992BBCZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 10/92页 |
| 文件大小： | 0K |
| 描述： | IC CCD SGNL PROC 12BIT 105CSPBGA |
| 产品变化通告： | AD9992 Discontinuation 22/Feb/2012 |
| 标准包装： | 1 |
| 类型： | CCD 信号处理器，12 位 |
| 输入类型： | 逻辑 |
| 输出类型： | 逻辑 |
| 接口： | 3 线串口 |
| 电流 - 电源： | 27mA |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 105-LFBGA，CSPBGA |
| 供应商设备封装： | 105-CSPBGA（8x8） |
| 包装： | 托盘 |
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AD9992
Rev. C | Page 18 of 92
P[0]
P[64] = P[0]
PIXEL
PERIOD
P[16]
P[32]
P[48]
DOUT
DCLK
tOD
NOTES
1. DATA OUTPUT (DOUT) AND DCLK PHASE ARE ADJUSTABLE WITH RESPECT TO THE PIXEL PERIOD.
2. WITHIN ONE CLOCK PERIOD, THE DATA TRANSITION CAN BE PROGRAMMED TO 64 DIFFERENT LOCATIONS.
3. DCLK CAN BE INVERTED WITH RESPECT TO DOUT BY USING THE DCLKINV REGISTER.
05
89
1-
02
0
Figure 20. Digital Output Phase Adjustment Using DOUTPHASEP Register
NOTES
1. TIMING VALUES SHOWN ARE SHDLOC = 0, WITH DCLKMODE = 0.
2. HIGHER VALUES OF SHD AND/OR DOUT PHASE SHIFTS DOUT TRANSITION TO THE RIGHT, WITH RESPECT TO CLI LOCATION.
3. RECOMMENDED VALUE FOR DOUT PHASE IS TO USE SHPLOC OR UP TO 15 EDGES FOLLOWING SHPLOC.
DCLK
DOUT
CCDIN
CLI
SHD
(INTERNAL)
ADC DOUT
(INTERNAL)
NN + 2
N + 1
N + 3
N + 13
N + 12
N + 11
N + 10
N + 9
N + 8
N + 7
N + 6
N + 5
N + 4
N + 14
SAMPLE PIXEL N
N + 16
N + 17
N + 15
N – 14
N – 4
N – 5
N – 6
N – 7
N – 8
N – 9
N – 10
N – 11
N – 12
N – 13
N – 3
N – 2
N – 1
N
N + 1
N – 15
N – 16
N – 17
tCLIDLY
PIPELINE LATENCY = 16 CYCLES
N – 14
N – 4
N – 5
N – 6
N – 7
N – 8
N – 9
N – 10
N – 11
N – 12
N – 13
N – 3
N – 2
N – 1
N
N + 1
N – 15
N – 16
N – 17
tDOUTINH
05891-
021
Figure 21. Digital Data Output Pipeline Delay
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参数描述 |
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