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参数资料
| 型号： | AD9992BBCZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 56/92页 |
| 文件大小： | 0K |
| 描述： | IC CCD SGNL PROC 12BIT 105CSPBGA |
| 产品变化通告： | AD9992 Discontinuation 22/Feb/2012 |
| 标准包装： | 1 |
| 类型： | CCD 信号处理器，12 位 |
| 输入类型： | 逻辑 |
| 输出类型： | 逻辑 |
| 接口： | 3 线串口 |
| 电流 - 电源： | 27mA |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 105-LFBGA，CSPBGA |
| 供应商设备封装： | 105-CSPBGA（8x8） |
| 包装： | 托盘 |
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AD9992
Rev. C | Page 6 of 92
TIMING SPECIFICATIONS
CL = 20 pF, AVDD = DVDD = TCVDD = 1.8 V, DRVDD = 3.0 V, fCLI = 40 MHz, unless otherwise noted.
Table 4.
Parameter
Symbol
Min
Typ
Max
Unit
MASTER CLOCK (See Figure 15)
CLI Clock Period
tCONV
25
ns
CLI High/Low Pulse Width
10
12.5
15
ns
Delay from CLI Rising Edge to Internal Pixel Position 0
tCLIDLY
6
ns
SLAVE MODE SPECIFICATIONS (See Figure 76)
VD Falling Edge to HD Falling Edge in Slave Mode
tVDHD
0
VD period 5 ×
tCONV
ns
HD Edge to CLI Rising Edge (Only Valid if OSC_RSTB = LO)
tHDCLI
3
tCONV 2
ns
HD Edge to CLO Rising Edge (Only Valid if OSC_RSTB = HI)
tHDCLO
3
tCONV 2
ns
Inhibit Region for SHP Edge Location
tSHPINH
48
63
Edge location
2
20
Pixels
SHP Sample Edge to SHD Sample Edge
tS1
11
12.5
ns
Output Delay from DCLK Rising Edge
tOD
1
ns
Inhibited Area for DOUTPHASE Edge Location
tDOUTINH
SHDLOC + 1
SHDLOC + 15
Edge location
Pipeline Delay from SHP/SHD Sampling to DOUT
16
Cycles
SERIAL INTERFACE (See Figure 83)
Maximum SCK Frequency (Must Not Exceed CLI Frequency)
fSCLK
40
MHz
SL to SCK Setup Time
tLS
10
ns
SCK to SL Hold Time
tLH
10
ns
SDATA Valid to SCK Rising Edge Setup
tDS
10
ns
SCK Falling Edge to SDATA Valid Hold
tDH
10
ns
INHIBIT REGION FOR SHP AND SHD WITH RESPECT TO H-CLOCK
EDGE PLACEMENT (see Figure 19) for H*POL = 1
RETIME = 0, MASK = 0
tSHDINH
H*NEGLOC – 15
H*NEGLOC – 0
Edge location
RETIME = 0, MASK = 1
tSHDINH
H*POSLOC – 15
H*POSLOC – 0
Edge location
RETIME = 1, MASK = 0
tSHPINH
H*NEGLOC – 15
H*NEGLOC – 0
Edge location
RETIME = 1, MASK = 1
tSHPINH
H*POSLOC – 15
H*POSLOC – 0
Edge location
1 Parameter is programmable.
2 Minimum CLPOB pulse width is for functional operation only. Wider typical pulses are recommended to achieve good clamp performance.
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参数描述 |
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