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参数资料
| 型号： | CXA3266Q |
| 元件分类： | PLL合成/DDS/VCOs |
| 英文描述： | PHASE LOCKED LOOP, 0.12 MHz, PQFP48 |
| 封装： | PLASTIC, QFP-48 |
| 文件页数： | 14/62页 |
| 文件大小： | 929K |
| 代理商： | CXA3266Q |
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CXA3266Q
- 21 -
DSYNC Output Switching during HOLD
By switching with a control register, DSYNC output during HOLD period is controlled. Its output status is
different according to DSYNC By-pass, DSYNC POL and HOLD signals of the register. The output for each
setting is shown below.
Register
DSYNC Hold
Register
DSYNC By-pass
Register
DSYNC POL
Pin 6
HOLD
Output from
DSYNC (Pin 24)
and
DSYNCH (Pin 34)
000
H
000L
DIVOUT
001
H
L
001L
DIVOUT
010
H
010L
DSYNC
011
H
L
011L
DSYNC
1
0
H
DIVOUT
100L
DIVOUT
1
0
1
H
DIVOUT
101L
DIVOUT
110
H
DSYNC
110L
DSYNC
111
H
DSYNC
111L
DSYNC
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