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参数资料
| 型号： | CXA3266Q |
| 元件分类： | PLL合成/DDS/VCOs |
| 英文描述： | PHASE LOCKED LOOP, 0.12 MHz, PQFP48 |
| 封装： | PLASTIC, QFP-48 |
| 文件页数： | 5/62页 |
| 文件大小： | 929K |
| 代理商： | CXA3266Q |
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CXA3266Q
- 13 -
Control Register Table
DATA
ADDRESS
Register
No.
Register
Name
DATA7
MSB
DATA6 DATA5 DATA4 DATA3 DATA2 DATA1 DATA0
LSB
ADDR2
MSB
ADDR1 ADDR0
LSB
Register 1
register
read no
12
3
4
5
6
7
8
DIVREG1
VCO
DIV
Bit 7
VCO
DIV
Bit 6
VCO
DIV
Bit 5
VCO
DIV
Bit 4
VCO
DIV
Bit 3
VCO
DIV
Bit 2
VCO
DIV
Bit 1
VCO
DIV
Bit0
00
1
Register 2
register
read no
910
11
12
DIVREG2
VCO
DIV
Bit 11
VCO
DIV
Bit 10
VCO
DIV
Bit 9
VCO
DIV
Bit 8
01
0
Register 3
register
read no
13
14
CENFREREG
DIV 1,
2, 4, 8
Bit 1
DIV 1,
2, 4, 8
Bit 0
01
1
Register 4
register
read no
15
16
17
18
19
20
21
22
DELAYREG
COARSE
DELAY
Bit 1
COARSE
DELAY
Bit 0
FINE
DELAY
Bit 5
FINE
DELAY
Bit 4
FINE
DELAY
Bit 3
FINE
DELAY
Bit 2
FINE
DELAY
Bit 1
FINE
DELAY
Bit 0
10
0
Register 5
register
read no
23
24
25
26
27
28
CPREG
DSYNC
DELAY
DSYNC
WIDTH
Bit 1
DSYNC
WIDTH
Bit 0
PD
POL
C.Pump
Bit 1
C.Pump
Bit 0
10
1
Register 6
register
read no
29
30
31
32
33
34
35
36
TTLPOLREG
UNLOCK
Enable
DSYNC
Enable
NCLK/2
Enable
CLK/2
Enable
NCLK
Enable
CLK
Enable
DSYNC
POL
SYNC
POL
11
0
Register 7
register
read no
37
38
39
40
41
42
TESTPOWREG
DSYNC
Hold
DSYNC
By-pass
DIVOUT
Enable
Readout
power
Synth
power
VCO
By-pass
11
1
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