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参数资料
| 型号： | CXA3266Q |
| 元件分类： | PLL合成/DDS/VCOs |
| 英文描述： | PHASE LOCKED LOOP, 0.12 MHz, PQFP48 |
| 封装： | PLASTIC, QFP-48 |
| 文件页数： | 26/62页 |
| 文件大小： | 929K |
| 代理商： | CXA3266Q |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页当前第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页
CXA3266Q
- 32 -
Relationship between SYNC Input and DSYNC Output during HOLD
When the above SYNC internal and DIVOUTN internal signals are input, the DSYNC internal signal is output
as shown in the table below.
1. DSYNC = L when SYNC = L and DIVOUTN = L.
2. DSYNC = H* or L* (unchanged with the previous data) when SYNC = H and DIVOUTN = L.
3. DSYNC = H when DIVOUTN = H (SYNC = H or L)
( * ) is unchanged with the previous data.
SYNC
DIVOUTN
J
K
Q
DSYNC
LL
H*
L*
(1)
HLHL
L
(2)
LHLHL
H
(3)
HL
LL
L*
H*
(4)
LL
H*
L*
(5)
HH
L
H
L
H
(6)
J
K
Q
CK
CLK
DSYNC
internal signal
SYNC
internal signal
DIVOUTN
internal signal
SYNC
internal signal
DIVOUTN
DSYNC
(1)
(5)
(6)
(4)
(2)
(3)
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