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参数资料
| 型号： | CXA3266Q |
| 元件分类： | PLL合成/DDS/VCOs |
| 英文描述： | PHASE LOCKED LOOP, 0.12 MHz, PQFP48 |
| 封装： | PLASTIC, QFP-48 |
| 文件页数： | 8/62页 |
| 文件大小： | 929K |
| 代理商： | CXA3266Q |
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CXA3266Q
- 16 -
Item
Symbol
Conditions
Min.
Typ.
Max.
Unit
CLK (CLK, CLK/2) output
CLK output (PECL)
frequency range 1
Fclk1PECL DIV = 1/1
40
203
MHz
CLK output (PECL)
frequency range 2
Fclk2PECL DIV = 1/2
20
100
MHz
CLK output (PECL)
frequency range 3
Fclk3PECL DIV = 1/410
50
MHz
CLK output (PECL)
frequency range 4
Fclk4PECL DIV = 1/85
25
MHz
CLK, CLK/2 output (PECL)
rise time
TrPECL
10 to 90%,
RL = 330
1.0
2.0
3.0
ns
CLK, CLK/2 output (PECL)
fall time
TfPECL
10 to 90%,
RL = 330
1.0
2.0
3.0
ns
CLK output (TTL)
frequency range 1
Fclk1TTL DIV = 1/1
40
100
MHz
CLK output (TTL)
frequency range 2
Fclk2TTL DIV = 1/2
20
100
MHz
CLK output (TTL)
frequency range 3
Fclk3TTL DIV = 1/410
50
MHz
CLK output (TTL)
frequency range 4
Fclk4TTL DIV = 1/85
25
MHz
CLK, CLK/2 output (TTL)
rise time
TrTTL
10 to 90%, CL = 10pF
0.8
1.1
1.6
ns
CLK, CLK/2 output (TTL)
fall time
TfTTL
10 to 90%, CL = 10pF
0.8
1.1
1.6
ns
CLK output (PECL, TTL)
duty
Dclk2
CL = 10pF
40
50
60
%
SYNC input (PECL) and
CLK output (PECL)
delay offset
Td3
CL = 10pF
1.0
1.6
2.2
ns
CLK output (PECL) and
DSYNC output (PECL)
phase difference
Td4
CL = 10pF
1.0
2.0
3.0
ns
CLK output (PECL) and
CLK/2 output (PECL)
phase difference
Td5
CL = 10pF
0.3
0.7
1.1
ns
DSYNC, CLK,
CLK/2 output (PECL) and
TTL output phase difference
Td8
CL = 10pF
1.8
2.5
3.2
ns
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