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参数资料
| 型号： | CXA3266Q |
| 元件分类： | PLL合成/DDS/VCOs |
| 英文描述： | PHASE LOCKED LOOP, 0.12 MHz, PQFP48 |
| 封装： | PLASTIC, QFP-48 |
| 文件页数： | 9/62页 |
| 文件大小： | 929K |
| 代理商： | CXA3266Q |
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CXA3266Q
- 17 -
Item
Symbol
Conditions
Min.
Typ.
Max.
Unit
CLK (CLK, CLK/2) output
CLK vs. SYNC output jitter
(NTSC)
Tj1p-p
triggered at SYNC
Fsync = 15.73kHz
Fclk = 12.27MHz
N = 780
1.8
2.5
4.0
ns
CLK vs. SYNC output jitter
(VGA)
Tj2p-p
triggered at SYNC
Fsync = 31.47kHz
Fclk = 25.18MHz
N = 800
1.2
1.5
1.9
ns
CLK vs. SYNC output jitter
(SVGA)
Tj3p-p
triggered at SYNC
Fsync = 48.08kHz
Fclk = 50.00MHz
N = 1040
1.0
1.4
1.7
ns
CLK vs. SYNC output jitter
(XGA)
Tj4p-p
triggered at SYNC
Fsync = 56.48kHz
Fclk = 75.00MHz
N = 1328
0.9
1.3
1.6
ns
CLK vs. SYNC output jitter
(SXGA)
Tj5p-p
triggered at SYNC
Fsync = 80kHz
Fclk = 136.00MHz
N = 1700
0.7
1.0
1.4
ns
CLK vs. SYNC output jitter
(UXGA)
Tj6p-p
triggered at SYNC
Fsync = 93.75kHz
Fclk = 202.50MHz
N = 2160
0.5
0.8
1.0
ns
CLK vs. DSYNC output jitter
Tj7p-p
triggered at DSYNC
0.1
ns
Control registers
SCLK frequency
SCLK
in write/read mode
12
MHz
SENABLE
setup time
TENS
in write mode
3
ns
SENABLE hold time
TENH
in write mode
0
ns
SDATA setup time
TDS
in write mode
3
ns
SDATA hold time
TDH
in read mode
0
ns
SENABLE
setup time
TNENS
in read mode
3
ns
SENABLE hold time
TNENH
in read mode
0
ns
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