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参数资料
| 型号： | CXA3266Q |
| 元件分类： | PLL合成/DDS/VCOs |
| 英文描述： | PHASE LOCKED LOOP, 0.12 MHz, PQFP48 |
| 封装： | PLASTIC, QFP-48 |
| 文件页数： | 20/62页 |
| 文件大小： | 929K |
| 代理商： | CXA3266Q |
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CXA3266Q
- 27 -
Timing Chart
Td1 = 2CLK
01234
Td3
(typ.
2ns)
5CLK
SYNC
I/P
(+VE
POL)
(PECL)
CLK
O/P
(PECL)
DSYNC
O/P
(+VE
POL)
(DSYNC
By-pass
=
1)
(PECL)
RESET
(Internal
Signal)
DSYNC
O/P
(+VE
POL)
(DSYNC
By-pass
=
0,
DSYNC
Delay
=
0)
(PECL)
CLK/2
O/P
(N
=
EVEN)
(PECL)
A/D
CONVERTER
1/2CLK
O/P
(TTL)
A/D
CONVERTER
P1
&
P2
O/P
(TTL)
DSYNC
O/P
(+VE
POL)
(DSYNC
By-pass
=
0,
DSYNC
Delay
=
1)
(PECL)
CLK/2
O/P
(N
=
ODD)
(PECL)
1CLK
Td2
=
8/32
to
48/32CLK
Td4
(typ.
2.0ns)
Td1
=
2CLK
Td9
=
4CLK
Td9
=
5CLK
1,
2,
4,
8CLK
1,
2,
4,
8CLK
Td5
(typ.
0.7ns)
Td5
(typ.
0.7ns)
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